阅读说明：本技术 用于晶片翘曲控制的方法 (Method for wafer warpage control ) 是由 史丹丹 胡明 罗世金 夏志良 张帜 于 2019-10-12 设计创作，主要内容包括：本公开的各方面提供了一种用于晶片翘曲控制的方法。所述方法包括在晶片上的缝隙开口中形成填充结构。此外,所述方法包括测量晶片的翘曲参数以及基于所述翘曲参数确定用于将翘曲参数调整到目标范围中的热分布概况。之后,所述方法包括执行具有所确定的热分布概况的工艺,从而将翘曲参数调整到目标范围中。(Aspects of the present disclosure provide a method for wafer warpage control. The method includes forming a fill structure in a gap opening on a wafer. Further, the method includes measuring a warp parameter of the wafer and determining a thermal profile for adjusting the warp parameter into a target range based on the warp parameter. Thereafter, the method includes performing a process having the determined thermal profile, thereby adjusting the warpage parameter into a target range.)

用于晶片翘曲控制的方法

背景技术

半导体制造提高晶片尺寸以降低生产成本。较大的晶片尺寸带来了很多技术挑战。例如，较大的晶片倾向于具有较大的翘曲。较大的翘曲可能带来跨越晶片保持均匀处理环境的困难。

发明内容

本公开的各方面提供了一种用于晶片翘曲控制的方法。所述方法包括利用以热-翘曲调整关系为特征的材料在晶片上的缝隙开口中形成填充结构。此外，所述方法包括测量晶片的翘曲参数并且基于热-翘曲调整关系确定将翘曲参数调整到目标范围中的热分布概况。之后，所述方法包括执行具有所确定的热分布概况的工艺，以将翘曲参数调整到目标范围中。

为了利用以热-翘曲调整关系为特征的材料在晶片上的缝隙开口中形成填充结构，在示例中，所述方法包括利用以热-翘曲调整关系为特征的多晶硅在晶片上的缝隙开口中形成填充结构。例如，所述方法包括：利用多晶硅层填充晶片上的缝隙开口；去除多晶硅层的上部以在缝隙开口中形成凹陷；以及将导电层填充到所述缝隙开口中的凹陷中。

在一些实施例中，所述方法包括沿垂直于半导体器件的衬底的方向交替堆叠牺牲栅极层和绝缘层，以在衬底上形成交替的牺牲栅极层和绝缘层的堆叠层。之后，所述方法包括在交替的牺牲栅极层和绝缘层的堆叠层中形成沟道结构以及在交替的牺牲栅极层和绝缘层的堆叠层中形成缝隙开口。

之后，在一些实施例中，所述方法包括经由所述缝隙开口利用栅极层替换牺牲栅极层。此外，所述方法包括：在将填充结构形成到缝隙开口中之前在缝隙开口的侧壁上形成隔离层；以及在缝隙开口的底部形成掺杂区。所述掺杂区至少导电连接至沟道结构的源极端子。

为了基于热-翘曲调整关系确定将翘曲参数调整到目标范围中的热分布概况，在示例中，所述方法包括从被预先表征为具有晶片调整的多个热分布概况中选择热分布概况。在另一示例中，所述方法包括确定坡升/坡降的温度、温度的坡升/坡降速度、温度的保持时间、以及温度的坡升/坡降的循环次数中的至少一者。在一些实施例中，所述方法还包括确定晶片的制作工艺中的***具有所确定的热分布概况的工艺的阶段。

根据本公开的一些方面，所述材料被表征为具有热-应力关系。之后，基于热-应力关系和材料的面积覆盖率，可以基于所述热-应力关系确定热-翘曲调整。

附图说明

通过结合附图阅读下述详细描述，本公开的各方面将得到最佳的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。

图1示出了根据本公开的一些实施例的半导体器件的自顶向下视图。

图2示出了根据本公开的一些实施例的半导体器件中的块部分的自顶向下视图。

图3A示出了根据本公开的一些实施例的块部分的截面图。

图3B示出了根据本公开的一些实施例的热工艺期间的块部分的截面图。

图4示出了根据本公开的一些实施例的处于制作期间的半导体器件的块部分的透视图的示例。

图5示出了根据本公开的一些实施例的热分布概况示例。

图6示出了概括根据本公开的一些实施例的用于制作半导体器件的工艺示例的流程图。

具体实施方式

下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开。当然，这些只是示例，并非旨在构成限制。例如，下文的描述中的在第二特征上或之上形成第一特征可以包括将第一特征和第二特征形成为直接接触的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征从而使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复使用作为附图标记的数字和/或字母。这种重复是为了简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。

此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。

可以在包括用于形成存储单元阵列的阵列区(在一些示例中又被称为核心区)和用于形成与存储单元的连接的连接区的衬底上形成三维(3D)半导体存储器件。例如，存储单元作为垂直存储单元串的阵列形成在阵列区中。垂直存储单元串由交替堆叠的栅极层和绝缘层形成。在连接区处，栅极层和绝缘层的堆叠层被图案化成台阶，以提供用于将栅极层连接至控制线(例如选择线、字线等)的接触焊盘。

在晶片上形成栅极层和绝缘层的堆叠层的工艺期间，由于应力的原因而发生晶片翘曲。晶片翘曲可能导致各种严重的处理问题，例如弱真空抽吸、光刻散焦、裂缝、封装困难等。本公开提供了用于将晶片翘曲控制在可接受的范围中以避免因严重的晶片翘曲而引起的处理问题的技术。

在一些实施例中，用于形成3D半导体存储器件中的结构的材料被预先表征为建立热-应力关系。例如，所述材料在不同的热分布概况下将对晶片施加不同应力。应力与热分布概况的关系得到了适当的表征、构建和存储。在一些示例中，基于所述材料在晶片上的面积覆盖率，能够确定与热分布概况相关联的翘曲调整。

在其他实施例中，基于3D半导体器件的设计对所述材料进行预先表征，以构建热-翘曲调整关系。

此外，在一些实施例中，在晶片的制作工艺期间的某一阶段，测量晶片翘曲。在晶片翘曲处于可接受范围以外时，基于热-应力关系确定热分布概况。例如，从多个热分布概况中选择热分布概况，并且所选择的热分布概况能够施加与该热分布概况相关联的应力，以抵消某一方向上的晶片翘曲，从而将晶片翘曲调整到可接受范围中。之后，遵循所选择的热分布概况对晶片执行热工艺。在示例中，所述阶段处于对晶片翘曲敏感的工艺之前。在另一示例中，所述阶段处于一般使用几乎对晶片翘曲没有影响的相对较低温度的后道工序(BEOL)工艺(例如，金属工艺)之前。

在一些示例中，将多晶硅与钨一起用于阵列公共源极结构中，以降低钨引入的张应力。一般地，在一些相关示例中，在形成阵列公共源极结构时，使用固定的热分布概况。根据本公开的一方面，可以在晶片制作期间的稍晚阶段使用热工艺，从而使用多晶硅来控制晶片翘曲。可以基于晶片翘曲测量来确定热工艺的热分布概况。在一些实施例中，各种热分布概况可以被表征为针对每个热分布概况确定多晶硅能够生成的用于进行晶片翘曲调整的应力的方向和量。在一些实施例中，不同设计可以具有阵列公共源极结构的不同面积覆盖率，并且阵列公共源极结构的不同面积覆盖率可以在同一热分布概况下施加不同量的强度以进行翘曲调整。因而，在一些实施例中，在基于设计中的阵列公共源极结构的面积覆盖率来表征热-应力关系时，能够确定热-翘曲调整关系。

应当指出，尽管下文的描述使用了3D半导体存储器件制作中的阵列公共源极结构和多晶硅作为示例，但是所公开的技术可以应用于晶片制作的其他结构和材料。在一些示例中，可以在晶片上的管芯之间的划线中设置(例如，沿不同于常规的阵列公共源极结构的方向)虚设结构(例如，虚设阵列公共源极结构)，并且在示例中可以(例如)使用所述虚设结构来施加应力并调整晶片翘曲。

图1示出了根据本公开的一些实施例的半导体器件100的自顶向下视图。半导体器件100包括由三维(3D)存储单元形成的存储部分110。存储部分110可以包括一个或多个存储平面120，并且存储平面120中的每者可以包括多个存储块130。在一些示例中，并行操作可以发生在存储平面120处。在一些实施例中，存储块130中的每者是执行擦除操作的最小单元。在图1的示例中，存储部分110包括四个存储平面120，并且存储平面120中的每者包括六个存储块130。存储块130中的每者可以包括多个存储单元，并且可以通过诸如位线和字线的互连对每个存储单元寻址。在一些示例中，位线和字线可以是垂直布设的，从而形成金属线的阵列。例如，字线在X方向上延伸，并且位线在Y方向上延伸。

此外，每个存储块130可以根据台阶划分图案而被划分成块部分140。块部分140具有等同或等价的台阶划分图案。将参考图2-图4中的示例描述块部分140的细节。

应当指出，半导体器件100可以是任何适当器件，例如，存储器电路、具有形成于半导体芯片上的存储器电路的半导体芯片(或管芯)、具有形成于半导体晶片上的多个半导体管芯的半导体晶片、半导体芯片的堆叠层、包括组装在封装衬底上的一个或多个半导体芯片的半导体封装等等。

还应当指出，半导体器件100可以包括其他适当电路(未示出)，例如形成于同一衬底或其他适当衬底上的逻辑电路、功率电路等，并且可以与存储部分110适当耦合。一般而言，存储部分110包括存储单元和***电路(例如，地址解码器、驱动电路、感测放大器等)。

根据本公开的一些实施例，图2示出了块部分140的自顶向下视图示例，图3A和图3B示出了块部分140在线A-A’处的截面图示例，并且图4示出了块部分140的部分440的透视图示例。在一些示例中，块部分140包括阵列区250和连接区260。阵列区250包括存储串251的阵列，并且每个存储串251包括与一个或多个顶部选择晶体管以及一个或多个底部选择晶体管串联连接的多个堆叠的存储单元。连接区260包括顶部选择栅极(TSG)连接区261和存储单元栅极(MCG)连接区270。TSG连接区261包括阶梯结构和接触结构(例如，接触结构264和265)，从而将金属线连接至顶部选择晶体管的栅极，以控制顶部选择晶体管。MCG连接区270包括阶梯结构和接触结构(例如，接触结构274和275)，从而将字线连接至存储单元的栅极。

要指出的是，连接区260还可以包括底部选择栅极(BSG)连接区(未示出)，其包括阶梯结构和接触结构，从而将金属线连接至底部选择晶体管的栅极，以控制底部选择晶体管。

在一些实施例中，使用栅极最后制作技术，因而形成缝隙开口来辅助牺牲栅极层的去除和实际栅极的形成。在形成实际栅极之后，填充缝隙开口以形成缝隙结构。在图2-图4的示例中，形成了缝隙结构211、212(A)、212(B)、213(A)、213(B)和214。缝隙结构211、212(A)、212(B)、213(A)、213(B)和214在X方向上延伸，并且相互平行。缝隙结构211和214将块部分140与相邻部分隔开。缝隙结构212(A)和213(A)设置在阵列区250中，并且能够将块部分140中的存储单元串的阵列划分成三个指部241、242和243。缝隙结构212(B)和213(B)设置在连接区260中，并且能够将连接区260划分成多个部分。

在示例中，缝隙结构211和214是连续的缝隙结构，其填充有绝缘层，以使块部分140的栅极层与相邻部分电绝缘。

在一些示例中，连接区260中的缝隙结构的数量与阵列区250中的缝隙结构的数量相同。在图2和图3A的示例中，缝隙结构212(B)和213(B)与缝隙结构212(A)和213(A)对齐。然而，缝隙结构212(B)和213(B)与缝隙结构212(A)和213(A)是断开的，而不是缝隙结构212(A)和213(A)的连续部分，因而三个指部241-243中的栅极层是连接的。

应当指出，在另一示例中，缝隙结构212(B)和213(B)不与缝隙结构212(A)和213(A)对齐。在另一示例中，连接区260中的缝隙结构的数量与阵列区250中的缝隙结构的数量不同。

在一些实施例中，至少一些缝隙结构能够起着阵列区250中的存储串251的阵列的阵列公共源极的作用。

在图2-图4的示例中，顶部选择栅极切口215可以设置在每个指部的中间，从而将存储指的顶部选择栅极(TSG)层划分成两部分，并且由此能够将存储指划分成两个可单独编程(读/写)的页。尽管可以在存储块级别执行对3D NAND存储器的擦除操作，但是也可以在存储页级别执行读操作和写操作。在一些实施例中，虚设沟道结构222可以被设置到适当的地方，以用于在制作期间进行工艺变化控制和/或用于取得附加的机械支持。

要指出的是，在一些示例中，顶部选择栅极切口215不切割存储单元栅极层和底部选择栅极层。

TSG连接区261和MCG连接区270包括适当的阶梯结构以形成接触焊盘，并且之后接触结构可以形成在接触焊盘上以(例如)将页控制线和字线与栅极层连接。

根据本公开的一些方面，一些缝隙结构(例如缝隙结构212(A)和213(A))可以被用作阵列公共源极(ACS)触点。具体而言，如图3A所示，在用于缝隙结构212(A)的缝隙开口的侧壁上形成隔离层310，以将栅极层与ACS隔离，并且在缝隙结构212(A)的缝隙开口的底部处的衬底中形成掺杂区320。要指出的是，隔离层310可以包括相同或不同材料的一个或多个层。此外，将填充材料填充到缝隙开口中，以形成缝隙结构212(A)。在一些实施例中，在使用填充材料形成ACS触点时，可以使用诸如掺杂多晶硅、钨等的导电材料。在一些实施例中，在衬底中形成与存储串251的源极连接的掺杂区320。导电材料可以将掺杂区320与提供针对阵列公共源极的控制信号的金属线连接。

在图3A的示例中，导电材料包括由掺杂多晶硅构成的第一部分330和由钨构成的第二部分340。在示例中，钨可能引入张应力，并且多晶硅能够收缩并且然后降低张应力。根据本公开的一些方面，第一部分330可能因各种原因发生形变，所述原因例如是掺杂多晶硅材料的固有应变应力、掺杂多晶硅中的孔隙的变化。在一些示例中，在用于第一部分330的多晶硅层的沉积期间，例如由于缝隙开口的高深宽比，可以在多晶硅层中形成孔隙335。孔隙335的形状可能在接下来的工艺期间发生变化，并且在示例中引起第一部分330的变形以及整个晶片的变形，例如图3A中的虚线所示。

一般地，在阵列公共源极(ACS)形成之后，对晶片施加热处理以将多晶硅的材料特性调节为适于在钨沉积时吸收张应力。

根据本公开的一些方面，在晶片制作的一个或多个稍后阶段对晶片施加进一步的热处理，以使用多晶硅的材料特性来控制晶片翘曲。要指出的是，由于各种因素，例如第一部分330的固有应变应力、孔隙335的形状变化以及其他可能引起晶片翘曲的因素，使用热处理控制多晶硅的材料特性并因而控制晶片翘曲的技术可以被用来控制晶片翘曲。

根据本公开的一个方面，热工艺可以被适当地设计为降低或者去除多晶硅的固有应变应力，以便控制晶片翘曲。根据本公开的另一方面，热处理可以被适当地设计为减少或者去除多晶硅中的孔隙，以便控制晶片翘曲。

在一些实施例中，缝隙结构211、212(A)、212(B)、213(A)、213(B)和214由相同的结构和部件形成。要指出的是，缝隙结构跨越存储器产品区设置，并且具有相对较大的面积覆盖率，并且能够对晶片施加相对较大的翘曲调整。还应当指出，在示例中，缝隙结构211、212(A)、212(B)、213(A)、213(B)和214沿某一方向(例如X方向)延伸。在示例中，多晶硅中的孔隙沿X方向延伸，并且因而缝隙结构211、212(A)、212(B)、213(A)、213(B)和214中的多晶硅(例如)在Y方向上具有相对较大的翘曲调整。在一些示例中，沿Y方向延伸的虚设缝隙结构可以被置于划线中，以(例如)提供在X方向上的翘曲调整。

在一些实施例中，缝隙结构212(B)和213(B)可以是按照不同于缝隙结构212(A)和213(A)的方式形成的。在一些实施例中，例如，晶片可以包括处于划线中的虚设缝隙结构，并且虚设缝隙结构可以具有与缝隙结构211、212(A)、212(B)、213(A)、213(B)和214相同的方向或不同的方向，并且可以由与缝隙结构212(A)和213(A)相同的结构和部件形成。例如，缝隙结构211、212(A)、212(B)、213(A)、213(B)和214在X方向上延伸，并且虚设缝隙结构可以在Y方向上延伸。

根据本公开的一方面，形成缝隙结构212(A)和213(A)的多晶硅的材料特性可以随着不同的热分布概况而变化。在示例中，使温度迅速升高到大约1000℃并且之后使温度快速下降的尖峰热工艺能够使多晶硅硬化(因而多晶硅不会收缩很多)，并使多晶硅的材料特性稳定，因而多晶硅的材料特性不会发生太多变化。在另一示例中，使温度逐渐升高到(例如)800℃并且之后使温度逐渐下降的渐进热工艺能够减少多晶硅中的孔隙，并且因而使多晶硅收缩得更多。

在一些实施例中，多种热分布概况可以被表征为在不同的热分布概况下确定多晶硅的材料特性。

根据本公开的一方面，可以根据晶片翘曲的严重性使用不同的热处理方式。在示例中，当晶片翘曲不严重(例如处于可接受范围中)时，使温度快速(例如，上升时间短于上升时间限制)升高到(例如)从800℃到1000℃的范围并使温度保持预定义的短时间段(例如，所述预定义的短时间段短于时间限制)能够使多晶硅快速生长出填充孔隙或者减少孔隙的晶粒。应当指出，在其他示例中，温度范围不限于从800℃到1000℃的范围。在该类型的热工艺的示例中，在孔隙减少或消失时，可以降低由孔隙引起的应力，以改善翘曲。

在另一示例中，当晶片翘曲相对较大(例如超出可接受范围)时，可以使用包括两个温度升高步骤的热工艺来减少孔隙的数量或尺寸，或者去除孔隙，并且施加晶片翘曲调整。第一步骤使温度升高到相对较低的温度范围，例如从600℃到800℃的范围，并使温度保持预定的持续时间。在第一步骤的持续时间期间，可以形成新的键合来连接孔隙的相对侧，并且新的键合使大的孔隙分解成更小的孔隙，例如图3B中所示的较小孔隙336。第二步骤使温度升高到相对较高的温度范围，例如从800℃到1000℃的范围，并且使温度保持预定义的时间段，以填充孔隙并且使多晶硅固化。在该类型的热工艺的示例中，在孔隙减少或消失时，可以降低由孔隙引起的应力，以改善翘曲。应当指出，低温范围和高温范围不限于上述示例。在一些实施例中，可以改变两个温度升高步骤的顺序，因而在低温步骤之前执行高温步骤。

图5示出了根据本公开的一些实施例的热分布概况示例500(A)到500(H)。每个热分布概况示出了随着时间(t)变化的温度(T)的分布概况。热分布概况可以具有不同的热参数。例如，热分布概况500(A)使温度逐渐升高并且之后使温度逐渐下降。热分布概况500(B)使温度升高到高温，使高温保持一定持续时间，并且之后降低温度。热分布概况500(C)使温度升高到高温并且之后使温度下降，而不保持高温。热分布概况500(D)使温度循环升高和降低。

应当指出，热分布概况500(A)-500(H)只是示例，可以使用其他适当的热分布概况。还应当指出，可以针对热分布概况改变各种参数，例如高温的值、高温的保持持续时间、温度坡升/坡降的斜率、温度坡升/坡降循环的次数等等。

根据本公开的一方面，可以基于晶片翘曲测量来确定适当的热工艺。在一些实施例中，用于形成金属层的后道工序(BEOL)工艺一般使用相对较低的温度，并且因而BEOL工艺几乎不引起晶片翘曲的变化。在一些示例中，在BEOL工艺之前，执行热工艺以将晶片翘曲调整到可接受范围，因而最终晶片的晶片翘曲可以处于可接受范围中。在另一示例中，在对晶片翘曲敏感的工艺之前，执行热工艺以将晶片翘曲调整到可接受范围中。

图6示出了概括根据本公开的一些实施例的工艺示例600的流程图。可以执行工艺600以在一个或多个晶片上制作3D半导体器件，并且将晶片翘曲控制在可接受范围中。在一些示例中，基于对用于形成栅缝隙中的阵列公共源极连接的多晶硅材料的热工艺来执行晶片翘曲控制。在示例中，多晶硅材料被表征为确定热-应力关系。之后，基于多晶硅材料的面积覆盖率，可以确定热-翘曲调整关系。在另一示例中，在对确定多晶硅材料的热-翘曲调整关系的表征中，使用特定的3D半导体器件。之后，该工艺开始于S601并且进行至S610。

在S610，在衬底上交替堆叠牺牲栅极层和绝缘层以形成初始堆叠层。衬底可以是任何适当衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或者II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底可以是体块晶片或者外延层。在一些示例中，绝缘层由诸如二氧化硅等的绝缘材料制成，并且牺牲层由氮化硅制成。在一些实施例中，之后在连接区中形成阶梯。

在S620，形成沟道结构。在示例中，执行适当的平面化工艺，以获得相对平坦的表面。之后，使用光刻技术在光致抗蚀剂和/或硬掩模层中限定沟道孔和虚设沟道孔的图案，并且使用蚀刻技术将所述图案化转移到牺牲层和绝缘层的堆叠层中。因而，在示例中，在阵列区250中形成沟道孔，并且在连接区中形成虚设沟道孔。

之后，在沟道孔中形成沟道结构，并且在虚设沟道孔中形成虚设沟道结构。在一些实施例中，虚设沟道结构可以是与所述沟道结构一起形成的，因而虚设沟道结构是由与沟道结构相同的材料形成的。在一些实施例中，虚设沟道结构是按照不同于沟道结构的方式形成的。

在S630，形成栅缝隙(在一些示例中又称为缝隙开口)。在一些实施例中，蚀刻栅缝隙以作为所述堆叠层中的沟槽。在一些示例中，连接区中的栅缝隙具有与阵列区中的栅缝隙相同的间距。

在S640，形成实际栅极。在一些实施例中，使用栅缝隙，由栅极层替换牺牲层。在示例中，经由栅缝隙施加针对牺牲层的蚀刻剂，以去除牺牲层。在示例中，牺牲层由氮化硅制成，并且经由栅缝隙施加热硫酸(H₂SO₄)，以去除牺牲层。此外，经由栅缝隙形成用于阵列区中的晶体管的栅极堆叠层。在示例中，栅极堆叠层由高k电介质层、粘胶层和金属层形成。高k电介质层可以包括提供相对较大的介电常数的任何适当材料，例如氧化铪(HfO₂)、氧化硅铪(HfSiO₄)、氮氧化硅铪(HfSiON)、氧化铝(Al₂O₃)、氧化镧(La₂O₃)、氧化钽(Ta₂O₅)、氧化钇(Y₂O₃)、氧化锆(ZrO₂)、氧化钛锶(SrTiO₃)、氧化硅锆(ZrSiO₄)、氧化锆铪(HfZrO₄)等。粘胶层可以包括难熔金属，例如钛(Ti)、钽(Ta)和它们的氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。金属层包括具有高导电性的金属，例如钨(W)、铜(Cu)等。

在S650，将具有多晶硅的填充结构填充到栅缝隙中。在一些实施例中，形成隔离层。例如，在形成栅极层之后，可以去除栅极层的接近栅缝隙的部分，以在侧壁上形成凹陷。之后，在栅缝隙的侧壁上形成隔离。例如，沉积隔离层以覆盖侧壁上的凹陷、栅缝隙的侧壁和底部。

在一些实施例中，在沉积隔离层之后，可以执行蚀刻工艺来去除隔离层的处于栅缝隙的底部的部分，以暴露衬底。之后，可以对处于栅缝隙的底部的衬底进行掺杂(例如，通过离子注入或热扩散)，以形成掺杂区作为阵列公共源极区。

此外，在一些实施例中，在栅缝隙中沉积一个或多个多晶硅层。在一些实施例中，可以对一个或多个多晶硅层进行适当掺杂。此外，可以去除栅缝隙外的多晶硅层，并且执行深蚀刻工艺，以去除栅缝隙中的多晶硅层的上部，从而在每个栅缝隙中形成凹陷。之后，可以在晶片上沉积钨，以填充处于栅缝隙的上部的凹陷。可以通过化学机械抛光(CMP)工艺去除栅缝隙外的多余的钨层。

在S655，在用于翘曲控制的热工艺之前执行一些中间工艺。在一些示例中，中间工艺对晶片翘曲不敏感。在一些示例中，中间工艺可以是后道工序(BEOL)工艺之前的适当工艺。一般地，BEOL工艺使用相对较低的温度，并且对晶片翘曲几乎没有影响。在示例中，可以基于对晶片翘曲的工艺敏感度来确定执行热工艺的阶段。在另一示例中，用于翘曲控制的热工艺处于BEOL工艺之前。

在S660，测量当前的晶片翘曲。在一些实施例中，可以测量晶片弓弯。

在S670，基于对晶片翘曲的测量以及热-翘曲调整关系来确定热分布概况。在示例中，当晶片翘曲处于可接受范围内时，不需要热工艺。当晶片翘曲处于可接受范围外时，确定热分布概况以使多晶硅施加应力以抵消晶片翘曲，因而所确定的热分布概况可以将晶片翘曲拉回到可接受范围中。在示例中，热分布概况选自被预先表征为用于翘曲调整的多个热分布概况。在另一示例中，可以确定热分布概况的某些参数，例如坡升/坡降的温度、温度的坡升/坡降速度、温度的保持时间以及温度的坡升/坡降的循环次数等等。

在一些实施例中，预先表征的热分布概况和对应的翘曲调整以查找表的形式存储在存储器中。之后，当确定了优选的翘曲调整(例如，用以将晶片翘曲拉到可接受范围中)时，可以基于查找表确定对应的热分布概况。

在一些其他实施例中，可以基于表征以方程的形式(例如，线性方程、非线性方程等)确定热分布概况的一个或多个参数与翘曲调整的关系。之后，当确定了优选的翘曲调整(例如，用以将晶片翘曲拉到可接受范围中)时，可以基于所述方程确定热分布概况的一个或多个参数。

在S680，基于所确定的热分布概况对晶片执行工艺。

在S690，可以对半导体器件执行进一步的工艺。例如，可以执行BEOL工艺。

前文概述了几个实施例的特征，从而使本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当认识到，他们可以容易地使用本公开作为基础来设计或者修改其他的工艺和结构，以达到与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到，这样的等价构造不脱离本公开的精神和范围，而且他们可以在本文中做出各种变化、替换和更改，而不脱离本公开的精神和范围。