阅读说明：本技术 半导体装置及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 松浦修武 岩崎太一 稻塚卓也 于 2019-03-04 设计创作，主要内容包括：实施方式涉及半导体装置及其制造方法。实施方式的半导体装置包含N型阱区、第一栅极电极、第一半导体、以及第一接触件。N型阱区包含两个P型杂质扩散区域。第一栅极电极(52)隔着栅极绝缘膜(50)设于两个P型杂质扩散区域间的N型阱区的上方。第一半导体是在P型杂质扩散区域上设为柱状的单晶的半导体。第一接触件设于第一半导体上,且包含含有P型杂质的多晶的第二半导体。(Embodiments relate to a semiconductor device and a method of manufacturing the same. The semiconductor device of an embodiment includes an N-well region, a first gate electrode, a first semiconductor, and a first contact. The N-type well region includes two P-type impurity diffusion regions. A first gate electrode (52) is provided above the N-type well region between the two P-type impurity diffusion regions with a gate insulating film (50) therebetween. The first semiconductor is a single crystal semiconductor having a columnar shape in the P-type impurity diffusion region. The first contact is provided on the first semiconductor and includes a polycrystalline second semiconductor containing P-type impurities.)

半导体装置及其制造方法

关联申请

本申请享受以日本专利申请2018－167710号(申请日：2018年9月7日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

已知有能够非易失性地存储数据的NAND型闪存。

发明内容

实施方式提供能够抑制晶体管的特性变化的半导体装置及其制造方法。

实施方式的半导体装置包含N型阱区、第一栅极电极、第一半导体、以及第一接触件。N型阱区包含两个P型杂质扩散区域。第一栅极电极隔着栅极绝缘膜设于两个P型杂质扩散区域间的N型阱区的上方。第一半导体是在P型杂质扩散区域上设为柱状的单晶的半导体。第一接触件设于第一半导体上，且包含含有P型杂质的多晶的第二半导体。

附图说明

图1是表示第一实施方式的半导体装置的构成例的框图。

图2是表示第一实施方式的半导体装置所具备的存储单元阵列的电路构成的一个例子的电路图。

图3是表示第一实施方式的半导体装置所具备的存储单元阵列的平面布局的一个例子的俯视图。

图4是表示第一实施方式的半导体装置所具备的存储单元阵列的剖面构造的一个例子的剖面图。

图5是表示第一实施方式的半导体装置中的存储器柱的剖面构造的一个例子的剖面图。

图6是表示第一实施方式的半导体装置中设于存储单元阵列下的NMOS晶体管的剖面构造的一个例子的剖面图。

图7是表示第一实施方式的半导体装置中设于存储单元阵列下的PMOS晶体管的剖面构造的一个例子的剖面图。

图8是表示第一实施方式的半导体装置的制造工序的一个例子的流程图。

图9是表示第一实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图10是表示第一实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图11是表示第一实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图12是表示第一实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图13是表示第一实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图14是表示第一实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图15是表示第二实施方式的半导体装置中设于存储单元阵列下的PMOS晶体管的剖面构造的一个例子的剖面图。

图16是表示第二实施方式的半导体装置的制造工序的一个例子的流程图。

图17是表示第二实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图18是表示第二实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图19是表示第二实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图20是表示第二实施方式的半导体装置的制造工序的一个例子的、NMOS晶体管以及PMOS晶体管的剖面图。

图21是表示第二实施方式的变形例的半导体装置中设于存储单元阵列下的NMOS晶体管以及PMOS晶体管的剖面构造的一个例子的剖面图。

具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示了用于将发明的技术思想具体化的装置、方法。附图是示意性或者概念性的，各附图的尺寸以及比率等并非限定成必须与现实相同。本发明的技术思想并非由构成要素的形状、构造、配置等确定。

另外，在以下的说明中，对具有大致相同的功能以及构成的构成要素标注同一附图标记。构成参照附图标记的文字后的数字可通过包含相同的文字的参照附图标记而参照，且为了区别具有相同构成的要素彼此而被使用。在无需相互区别包含相同的文字的参照附图标记所示的要素的情况下，这些要素分别通过仅包含文字的参照附图标记而参照。

[1]第一实施方式

图1示出了第一实施方式的半导体装置1的构成例。以下，对第一实施方式的半导体装置1进行说明。

[1－1]半导体装置1的构成

[1－1－1]半导体装置1的整体构成

半导体装置1例如是能够非易失性地存储数据的NAND型闪存。半导体装置1例如由外部的存储器控制器2控制。

如图1所示，半导体装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15、以及传感放大器模块16。

存储单元阵列10包含多个块BLK0～BLKn(n是1以上的整数)。块BLK是能够非易失性地存储数据的多个存储单元的集合，例如作为数据的擦除单位被使用。

另外，在存储单元阵列10中设置多个位线以及多个字线。各存储单元例如被与一条位线与一条字线建立了关联。之后叙述存储单元阵列10的详细构成。

指令寄存器11保存半导体装置1从存储器控制器2接收到的指令CMD。指令CMD包含使例如序列发生器13执行读出动作、写入动作、擦除动作等的命令。

地址寄存器12保存半导体装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如块地址BA、页地址PA、以及列地址CA。例如，块地址BA、页地址PA、以及列地址CA分别被使用于块BLK、字线以及位线的选择。

序列发生器13控制半导体装置1整体的动作。例如，序列发生器13基于保存于指令寄存器11的指令CMD控制驱动器模块14、行解码器模块15、以及传感放大器模块16等，执行读出动作、写入动作、擦除动作等。

驱动器模块14生成在读出动作、写入动作、擦除动作等中使用的电压。而且，驱动器模块14基于例如保存于地址寄存器12的页地址PA，将生成的电压施加到与所选择的字线对应的信号线。

行解码器模块15基于保存于地址寄存器12的块地址BA，选择对应的存储单元阵列10内的一个块BLK。而且，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压，传送到所选择的块BLK内的所选择的字线。

传感放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加希望的电压。另外，传感放大器模块16在读出动作中，基于位线的电压判定存储于存储单元的数据，读出判定结果并作为数据DAT而传送到存储器控制器2。

半导体装置1与存储器控制器2之间的通信支持例如NAND接口标准。例如，在半导体装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪忙碌信号RBn以及输入输出信号I/O。

指令锁存使能信号CLE是表示半导体装置1接收到的输入输出信号I/O是指令CMD的信号。地址锁存使能信号ALE是表示半导体装置1接收到的信号I/O是地址信息ADD的信号。写入使能信号WEn是命令半导体装置1进行输入输出信号I/O的输入的信号。读出使能信号REn是命令半导体装置1进行输入输出信号I/O的输出的信号。

就绪忙碌信号RBn是向存储器控制器2通知半导体装置1是受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙碌状态的信号。输入输出信号I/O例如是8位宽的信号，可包含指令CMD、地址信息ADD、数据DAT等。

以上说明的半导体装置1以及存储器控制器2也可以通过它们的组合构成一个半导体装置。作为这种半导体装置，例如可列举如SD^TM卡那样的存储卡、SSD(solid statedrive)等。

[1－1－2]存储单元阵列10的电路构成

图2是第一实施方式的半导体装置1所具备的存储单元阵列10的电路构成的一个例子，提取了存储单元阵列10所含的多个块BLK中的一个块BLK进行表示。

如图2所示，块BLK例如包含四个串单元SU0～SU3。各串单元SU包含多个NAND串NS。

多个NAND串NS分别与位线BL0～BLm(m是1以上的整数)建立了关联。各NAND串NS例如包含存储单元晶体管MT0～MT7和选择晶体管ST1以及ST2。

存储单元晶体管MT包含控制栅极以及电荷蓄积层，非易失性地保存数据。选择晶体管ST1以及ST2分别使用于各种动作时的串单元SU的选择。

在各NAND串NS中，选择晶体管ST1的漏极连接于所建立关联的位线BL。选择晶体管ST1的源极连接于以串联的方式连接的存储单元晶体管MT0～MT7的一端。以串联的方式连接的存储单元晶体管MT0～MT7的另一端连接于选择晶体管ST2的漏极。

在相同的块BLK中，选择晶体管ST2的源极被共同连接于源极线SL。串单元SU0～SU3内的选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。存储单元晶体管MT0～MT7的控制栅极分别共同连接于字线WL0～WL7。选择晶体管ST2的栅极共同连接于选择栅极线SGS。

在以上说明的存储单元阵列10的电路构成中，被分配了相同的列地址CA的多个NAND串NS在多个块BLK间共同连接于相同的位线BL。源极线SL在多个块BLK间被共同连接。

在一个串单元SU内，连接于共用的字线WL的多个存储单元晶体管MT的集合例如被称作组合单元(cell unit)CU。例如，包含分别存储1比特数据的存储单元晶体管MT的组合单元CU的存储容量被定义为“1页数据”。组合单元CU根据储单元晶体管MT存储的数据的比特数，可具有2页数据以上的存储容量。

另外，实施方式的半导体装置1所具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各NAND串NS所含的存储单元晶体管MT和选择晶体管ST1以及ST2的个数可分别设计成任意的个数。各块BLK所含的串单元SU的个数可设计成任意的个数。

[1－1－3]存储单元阵列10的构造

以下，对第一实施方式中的存储单元阵列10的构造的一个例子进行说明。

另外，在以下参照的附图中，X方向与字线WL的延伸方向对应。Y方向与位线BL的延伸方向对应。Z方向与相对于半导体装置1所形成的半导体基板20的表面的铅垂方向对应。

另外，在以下参照的剖面图中，为了易于看懂附图，适当省略了绝缘层(层间绝缘膜)、布线、接触件等构成要素。另外，在俯视图中为了易于看懂附图，适当附加了影线。附加到俯视图的影线与被附加了影线的构成要素的原材料、特性不一定相关联。

图3是实施方式的半导体装置1所具备的存储单元阵列10的平面布局的一个例子，提取了与串单元SU0以及SU1分别对应的构造体进行表示。

如图3所示，在存储单元阵列10所形成的区域，包含例如多个狭缝SLT、多个串单元SU、以及多个位线BL。

多个狭缝SLT分别沿X方向延伸，并沿Y方向排列。在沿Y方向相邻的狭缝SLT间配置例如一个串单元SU。

各串单元SU包含多个存储器柱MP。多个存储器柱MP例如沿X方向配置为锯齿状。存储器柱MP分别作为例如一个NAND串NS发挥功能。

多个位线BL分别沿Y方向延伸，并沿X方向排列。例如，各位线BL按照每串单元SU至少与一个存储器柱MP重叠地配置。具体而言，各存储器柱MP与例如两条位线BL重叠。

在与存储器柱MP重叠的多个位线BL中的一条位线BL和该存储器柱MP之间设置接触件CP。各存储器柱MP经由接触件CP，与对应的位线BL电连接。

另外，设于相邻的狭缝SLT间的串单元SU的个数可设计成任意的个数。图3所示的存储器柱MP的个数以及配置只是一个例子，存储器柱MP可设计成任意的个数以及配置。与各存储器柱MP重叠的位线BL的条数可设计成任意的条数。

图4是沿着图3的IV－IV线的剖面图，示出了实施方式的半导体装置1所具备的存储单元阵列10的剖面构造的一个例子。

如图4所示，在存储单元阵列10所形成的区域中包含例如导电体21～25、存储器柱MP、接触件CP、和狭缝SLT。

具体而言，在半导体基板20上设置绝缘层UA。在绝缘层UA中设置例如传感放大器模块16等电路。该电路例如包含NMOS晶体管TrN以及PMOS晶体管TrP。之后叙述与NMOS晶体管TrN以及PMOS晶体管TrP相关的构成的细节。

在绝缘层UA上设置导电体21。例如导电体21形成为沿XY平面扩展的板状，被用作源极线SL。导电体21例如包含硅(Si)。

在导电体21的上方隔着绝缘层而设置导电体22。例如导电体22形成为沿XY平面扩展的板状，被用作选择栅极线SGS。导电体22例如包含硅(Si)。

在导电体22的上方，交替地层叠绝缘层与导电体23。例如导电体23形成为沿XY平面扩展的板状。所层叠的多个导电体23从半导体基板20侧起依次分别被用作字线WL0～WL7。导电体23例如包含钨(W)。

在最上层的导电体23的上方隔着绝缘层设置导电体24。导电体24例如形成为沿XY平面扩展的板状，被用作选择栅极线SGD。导电体24例如包含钨(W)。

在导电体24的上方隔着绝缘层设置导电体25。例如导电体25形成为沿Y方向延伸的线状，被用作位线BL。即，在未图示的区域中，多个导电体25沿X方向排列。导电体25例如包含铜(Cu)。

存储器柱MP形成为沿Z方向延伸的柱状，例如贯通导电体22～24。具体而言，存储器柱MP的上端例如包含在设有导电体24的层与设有导电体25的层之间的层中。存储器柱MP的下端例如包含在设有导电体21的层中。

另外，存储器柱MP例如包含芯部件30、半导体31、以及层叠膜32。

芯部件30形成为沿Z方向延伸的柱状。芯部件30的上端包含于比设有例如导电体24的层靠上层。芯部件30的下端包含于例如设有导电体21的层。芯部件30例如包含氧化硅(SiO₂)等绝缘体。

芯部件30被半导体31覆盖。半导体31例如经由存储器柱MP的侧面与导电体21接触。半导体31例如是多晶硅(Si)。层叠膜32将除了导电体21与半导体31接触的部分之外的、半导体31的侧面以及底面覆盖。

图5示出了与半导体基板20的表面平行且包含导电体23的剖面中的存储器柱MP的剖面构造的一个例子。

如图5所示，在包含导电体23的层中，芯部件30设于存储器柱MP的中央部。半导体31将芯部件30的侧面包围。层叠膜32将半导体31的侧面包围。层叠膜32例如包含隧道氧化膜33、绝缘膜34、以及块绝缘膜35。

隧道氧化膜33将半导体31的侧面包围。绝缘膜34将隧道氧化膜33的侧面包围。块绝缘膜35将绝缘膜34的侧面包围。导电体23将块绝缘膜35的侧面包围。

隧道氧化膜33包含例如氧化硅(SiO₂)。绝缘膜34例如包含氮化硅(SiN)。块绝缘膜35例如包含氧化硅(SiO₂)。

返回图4，在半导体31上设置柱状的接触件CP。在图示的区域中示出了与两条存储器柱MP中的一条存储器柱MP对应的接触件CP。在该区域中，在未连接有接触件CP的存储器柱MP上，在未图示的区域中连接接触件CP。

在接触件CP的上表面接触有一个导电体25、即一条位线BL。存储器柱MP与导电体25之间可以经由两个以上的接触件电连接，也可以经由其他布线而电连接。

狭缝SLT形成为沿Z方向延伸的板状，例如将导电体22～24断开。具体而言，狭缝SLT的上端例如包含于包含存储器柱MP的上端的层与设有导电体25的层之间的层。狭缝SLT的下端例如包含于设有导电体21的层。

在狭缝SLT的内部设置绝缘体。该绝缘体例如包含氧化硅(SiO₂)等绝缘物。另外，狭缝SLT内也可以由多个种类的绝缘体构成。例如，也可以在向狭缝SLT埋入氧化硅之前，作为狭缝SLT的侧壁而形成氮化硅(SiN)。

在以上说明的存储器柱MP的构成中，例如存储器柱MP与导电体22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体24交叉的部分作为选择晶体管ST1发挥功能。

即，半导体31被用作存储单元晶体管MT和选择晶体管ST1以及ST2各自的沟道。绝缘膜34被用作存储单元晶体管MT的电荷蓄积层。

另外，在以上说明的存储单元阵列10的构造中，导电体23的个数基于字线WL的条数而设计。可以对选择栅极线SGD分配设于多个层的多个导电体24。可以对选择栅极线SGS分配设于多个层的多个导电体22。在选择栅极线SGS设于多个层的情况下，也可以使用与导电体22不同的导电体。

[1－1－4]NMOS晶体管TrN以及PMOS晶体管TrP的构造

以下，对第一实施方式中的NMOS晶体管TrN以及PMOS晶体管TrP各自的构造的一个例子进行说明。

(关于存储单元阵列10下的构造的概略)

首先，继续参照图4，对设于存储单元阵列10下的包含NMOS晶体管TrN以及PMOS晶体管TrP的构造的概略进行说明。

半导体基板20例如包含P型阱区PW、N型阱区NW以及元件分离区域STI。绝缘层UA例如包含导电体GC、D0、D1以及D2、接触件CS、C0、C1以及C2、和阻挡层BaL。

P型阱区PW、N型阱区NW以及元件分离区域STI分别与半导体基板20的上表面相接。N型阱区NW与P型阱区PW之间利用元件分离区域STI绝缘。

P型阱区PW包含n⁺杂质扩散区域NP1以及NP2。n⁺杂质扩散区域NP1与n⁺杂质扩散区域NP2分离地配置。n⁺杂质扩散区域NP1以及NP2分别与半导体基板20的上表面相接。n⁺杂质扩散区域NP1以及NP2中分别掺杂有例如磷(P)。

N型阱区NW包含p⁺杂质扩散区域PP1以及PP2。p⁺杂质扩散区域PP1与p⁺杂质扩散区域PP2分离地配置。p⁺杂质扩散区域PP1以及PP2分别与半导体基板20的上表面相接。p⁺杂质扩散区域PP1以及PP2中分别掺杂有例如硼(B)。

导电体GCn设于n⁺杂质扩散区域NP1以及NP2间的P型阱区PW的上方。导电体GCp设于p⁺杂质扩散区域PP1以及PP2间的N型阱区NW的上方。各导电体D0是设于比导电体GCn以及GCp靠上层的布线。各导电体D1是设于比导电体D0靠上层的布线。各导电体D2是设于比导电体D1靠上层的布线。

各接触件CS是设于半导体基板20与导电体D0之间的柱状的导电体。各接触件C0是设于导电体GCn或者GCp与导电体D0之间的柱状的导电体。各接触件C1是设于导电体D0与导电体D1之间的柱状的导电体。各接触件C2是设于导电体D1与导电体D2之间的柱状的导电体。

n⁺杂质扩散区域NP1以及NP2与p⁺杂质扩散区域PP1以及PP2分别经由接触件CS电连接于不同的导电体D0。导电体GCn以及GCp分别经由接触件C0电连接于不同的导电体D0。导电体D0与导电体D1之间适当经由接触件C1而电连接。导电体D1与导电体D2之间适当经由接触件C2而电连接。

阻挡层BaL是设于比导电体D2靠上层的绝缘层。换言之，阻挡层BaL设于与存储单元阵列10对应的构造体和设于存储单元阵列10下的电路之间。阻挡层BaL在半导体装置1的制造工序中形成与存储单元阵列10对应的构造体时，抑制从该构造体产生的杂质(例如氢)进入到存储单元阵列10下的电路。阻挡层BaL例如包含氮化硅(SiN)。

以上说明的构成中的、P型阱区PW、n⁺杂质扩散区域NP1以及NP2、和导电体GCn的组，作为NMOS晶体管TrN发挥功能。N型阱区NW、p⁺杂质扩散区域PP1以及PP2、和导电体GCp的组作为PMOS晶体管TrP发挥功能。

即，导电体GCn被用作NMOS晶体管TrN的栅极电极。n⁺杂质扩散区域NP1以及NP2的一方被用作NMOS晶体管TrN的漏极，另一方被用作NMOS晶体管TrN的源极。

同样，导电体GCp被用作PMOS晶体管TrP的栅极电极。p⁺杂质扩散区域PP1以及PP2的一方被用作PMOS晶体管TrP的漏极，另一方被用作PMOS晶体管TrP的源极。

(关于NMOS晶体管TrN的构造)

接下来，对NMOS晶体管TrN的更详细的构造的一个例子进行说明。

图6示出了第一实施方式的半导体装置1中设于存储单元阵列10下的NMOS晶体管TrN的剖面构造的一个例子。

如图6所示，在NMOS晶体管TrN的区域中包含使用图4说明的P型阱区PW、n⁺杂质扩散区域NP1以及NP2、和接触件CS以及C0、氧化膜40、半导体层41、导电层42、绝缘层43、氧化膜60、61、62以及66、氮化膜63以及65、和绝缘体64以及67。

具体而言，在n⁺杂质扩散区域NP1以及NP2间的P型阱区PW上设置氧化膜40。氧化膜40例如包含氧化硅(SiO₂)，被用作NMOS晶体管TrN的栅极绝缘膜。

在氧化膜40上依次层叠半导体层41、导电层42、以及绝缘层43。半导体层41是N型半导体，例如是掺杂有磷(P)的多晶硅。

导电层42例如包含钨硅化物(WSi)、或者在钨硅化物上层叠有氮化钛的构造(WSi/TiN)。绝缘层43例如包含氮化硅(SiN)。例如，半导体层41与导电层42的组被用作NMOS晶体管TrN的栅极电极(导电体GCn)。绝缘层43例如被用作蚀刻停止层。

在氧化膜40的上表面、和半导体层41的侧面、导电层42的侧面以及绝缘层43的侧面依次设置氧化膜60以及61。氧化膜60以及61分别包含例如氧化硅(SiO₂)，被用作NMOS晶体管TrN的栅极电极的侧壁。

在利用氧化膜40、半导体层41、导电层42、绝缘层43、和氧化膜60以及61形成的构造体的上表面以及侧面、和P型阱区PW的上表面，依次设置分别连续地设置的氧化膜62以及氮化膜63。即，氧化膜62以及氮化膜63将与NMOS晶体管TrN的栅极电极对应的构造体和半导体基板20的表面覆盖。

在氮化膜63上设置绝缘体64。绝缘体64的上表面与设于例如半导体层41的上方的氮化膜63的上表面齐平。绝缘体64被用作形成有与NMOS晶体管TrN的栅极电极对应的构造体的层中的层间绝缘膜。绝缘体64例如包含NSG(Non-doped silicate glass)。

在绝缘体64的上表面和设于半导体层41的上方的氮化膜63的上表面，依次设置氮化膜65、氧化膜66、以及绝缘体67。氮化膜65例如包含氮化硅(SiN)，例如被用作蚀刻停止层。

绝缘体67例如包含dTEOS。dTEOS是利用等离子体CVD(Chemical vapordeposition)用TEOS(Tetraethyl ortho-silicate)形成的硅氧化物。绝缘体67被用作层间绝缘膜。

在NMOS晶体管TrN的区域中，接触件CS设于n⁺杂质扩散区域NP上，贯通(通过)绝缘体67、氧化膜66、氮化膜65、绝缘体64、氮化膜63、以及氧化膜62。接触件C0设于导电层42上，贯通(通过)绝缘体67、氧化膜66、氮化膜65、氮化膜63、氧化膜62、以及绝缘层43。

与NMOS晶体管TrN对应的接触件CS以及C0分别包含导电体70以及71。导电体70沿Z方向延伸地设置。导电体71被设为将导电体70的侧面以及底面覆盖。导电体71例如包含氮化钛(TiN)，在半导体装置1的制造工序中被用作阻挡金属。导电体70例如包含钨(W)。

接触件CS内的导电体71的底面与n⁺杂质扩散区域NP接触。接触件C0内的导电体71的底面与导电层42接触。例如，接触件CS内的导电体70以及71各自的上表面、和接触件C0内的导电体70以及71各自的上表面、和绝缘体67的上表面齐平。在与绝缘体67邻接的布线层设置例如导电体D0。

(关于PMOS晶体管TrP的构造)

接下来，对PMOS晶体管TrP的更详细的构造的一个例子进行说明。

图7示出了在第一实施方式的半导体装置1中设于存储单元阵列10下的PMOS晶体管TrP的剖面构造的一个例子。

如图7所示，在PMOS晶体管TrP的区域中包含使用图4说明的N型阱区NW、p⁺杂质扩散区域PP1以及PP2和接触件CS以及C0、氧化膜50、氮化膜51、半导体层52、导电层53、绝缘层54、氧化膜60、61、62以及66、氮化膜63以及65、绝缘体64以及67和外延层EP。

具体而言，在p⁺杂质扩散区域PP1以及PP2间的N型阱区NW上设置氧化膜50。氧化膜50例如包含氧化硅(SiO₂)，被用作PMOS晶体管TrP的栅极绝缘膜。

在氧化膜50上依次层叠氮化膜51、半导体层52、导电层53、以及绝缘层54。氮化膜51例如是氮化硅(SiN)，抑制掺杂于半导体层52的杂质向半导体基板20扩散。半导体层52是P型半导体，例如是掺杂有硼(B)的多晶硅。

导电层53例如包含钨硅化物(WSi)、或者在钨硅化物上层叠有氮化钛的构造(WSi/TiN)。绝缘层54例如包含氮化硅(SiN)。例如，半导体层52与导电层53的组被用作PMOS晶体管TrP的栅极电极(导电体GCp)。绝缘层54例如被用作蚀刻停止层。

在氧化膜50的上表面、和氮化膜51的侧面、半导体层52的侧面、导电层53的侧面以及绝缘层54的侧面依次设置氧化膜60以及61。氧化膜60以及61被用作PMOS晶体管TrP的栅极电极的侧壁。

在由氧化膜50、氮化膜51、半导体层52、导电层53、绝缘层54、和氧化膜60以及61形成的构造体的上表面以及侧面和N型阱区NW的上表面，依次设置分别连续地设置的氧化膜62以及氮化膜63。即，氧化膜62以及氮化膜63将与PMOS晶体管TrP的栅极电极对应的构造体和半导体基板20的表面覆盖。

在氮化膜63上设置绝缘体64。绝缘体64的上表面与例如设于半导体层52的上方的氮化膜63的上表面齐平。在绝缘体64的上表面和设于半导体层52的上方的氮化膜63的上表面依次设置氮化膜65、氧化膜66、以及绝缘体67。

外延层EP在p⁺杂质扩散区域PP1以及PP2各自之上设为柱状。换言之，外延层EP设于沿Z方向延伸且贯通绝缘体67、氧化膜66、氮化膜65、绝缘体64、氮化膜63、以及氧化膜62的接触孔的底部。

外延层EP是通过外延生长形成的单晶的半导体，例如是无掺杂的硅(Si)。

另外，外延层EP也可以包含杂质(例如硼、碳)。在这种情况下，外延层EP的p型杂质浓度被设计成p⁺杂质扩散区域PP的p型杂质浓度以下。掺杂于外延层EP的杂质可以在外延层EP的形成时掺杂，也可以通过自该外延层EP所接触的构成要素的杂质扩散而掺杂。

在PMOS晶体管TrP的区域中，接触件CS设于外延层EP上。接触件CS与外延层EP的组贯通(通过)绝缘体67、氧化膜66、氮化膜65、绝缘体64、氮化膜63、以及氧化膜62。接触件C0设于导电层53上，贯通(通过)绝缘体67、氧化膜66、氮化膜65、氮化膜63、氧化膜62、以及绝缘层54。

与PMOS晶体管TrP对应的接触件CS包含导电体70以及71和半导体72。与PMOS晶体管TrP对应的接触件C0的构成和与NMOS晶体管TrN对应的接触件C0的构成相同。

在接触件CS内，导电体70沿Z方向延伸设置。导电体71被设为将导电体70的侧面以及底面覆盖。半导体72被设为将导电体71的侧面以及底面覆盖。

半导体72例如是掺杂有硼(B)的硅(Si)或者掺杂有硼(B)以及碳(C)的多晶硅(Si)。半导体72中的硼浓度例如是10¹⁹(atoms/cm³)以上。掺杂碳的情况下的半导体72中的碳浓度例如是10¹⁹(atoms/cm³)以上，被设计为与硼相同的浓度。

另外，在半导体72中，优选的硼浓度是10²¹(atoms/cm³)级别，优选的碳浓度是10²¹(atoms/cm³)级别。接触件CS与外延层EP接触的部分中的硼浓度越高，接触件CS与外延层EP之间的接触电阻越小。

接触件CS内的半导体72的底面与外延层EP接触。接触件C0内的导电体71的底面与导电层53接触。例如，接触件CS内的导电体70以及71和半导体72各自的上表面、和接触件C0内的导电体70以及71各自的上表面、和绝缘体67的上表面齐平。

[1－2]半导体装置1的制造方法

图8是表示第一实施方式的半导体装置1的制造工序的一个例子的流程图。图9～图13分别示出了第一实施方式的半导体装置1的制造工序中的、包含与NMOS晶体管TrN以及PMOS晶体管TrP对应的构造体的剖面构造的一个例子。

以下，适当参照图8，对第一实施方式中的、从NMOS晶体管TrN以及PMOS晶体管TrP的形成到接触件CS以及C0的形成的一系列的制造工序的一个例子进行说明。

首先，如图9所示，形成NMOS晶体管TrN以及PMOS晶体管TrP(步骤S1)。

图9所示的NMOS晶体管TrN的构造与从使用图6说明的NMOS晶体管TrN的构造中省略了接触件CS以及C0的构造相同。图9所示的PMOS晶体管TrP的构造与从使用图7说明的PMOS晶体管TrP的构造中省略了接触件C0以及CS和外延层EP的构造相同。

接下来，如图10所示，形成与PMOS晶体管TrP的接触件CS对应的接触孔CHp1(步骤S2)。作为本工序中的蚀刻方法，使用例如RIE(Reactive Ion Etching)等各向异性蚀刻。

在本工序中，接触孔CHp1贯通绝缘体67、氧化膜66、氮化膜65、绝缘体64、氮化膜63、以及氧化膜62中的每个。然后，在接触孔CHp1的底部，p⁺杂质扩散区域PP的表面露出。

接下来，如图11所示，在接触孔CHp1的底部形成外延层EP(步骤S3)。具体而言，例如基于N型阱区NW内的硅(Si)执行外延生长，在p⁺杂质扩散区域PP的上表面形成单晶的硅。另外，对于在本工序中形成的外延层EP，既可以掺杂杂质，也可以不掺杂杂质。

接下来，如图12所示，在绝缘体67的上表面与接触孔CHp1的侧面以及底面中的每个面形成半导体72(步骤S4)。例如，在本工序中形成的半导体72的膜厚被调整为接触孔CHp1未完全被填埋。

接下来，如图13所示，形成与NMOS晶体管TrN的接触件CS以及C0分别对应的接触孔CHn1以及CHn2、和与PMOS晶体管TrP的接触件C0对应的接触孔CHp2(步骤S5)。作为本工序中的蚀刻方法，例如使用RIE等各向异性蚀刻。

在本工序中，接触孔CHn1贯通半导体72、绝缘体67、氧化膜66、氮化膜65、绝缘体64、氮化膜63、以及氧化膜62中的每个。然后，在接触孔CHn1的底部，n⁺杂质扩散区域NP的表面露出。

接触孔CHn2贯通半导体72、绝缘体67、氧化膜66、氮化膜65、氮化膜63、氧化膜62、以及绝缘层43中的每个。然后，在接触孔CHn2的底部，导电层42的表面露出。

接触孔CHp2贯通半导体72、绝缘体67、氧化膜66、氮化膜65、氮化膜63、氧化膜62、以及绝缘层54中的每个。然后，在接触孔CHp2的底部，导电层53的表面露出。

接下来，分别形成与NMOS晶体管TrN对应的接触件CS以及C0、与PMOS晶体管TrP对应的接触件CS以及C0。

具体而言，首先，例如利用CVD(Chemical Vapor Deposition)，依次形成导电体71以及70(步骤S6)。通过本工序，接触孔CHn1、CHn2、CHp1以及CHp2中的每个被导电体70埋入。

接下来，通过CMP(Chemical Mechanical Polishing)，将在接触孔CHn1、CHn2、CHp1以及CHp2外形成的导电体70以及71去除(步骤S7)。然后，执行蚀刻处理，形成于绝缘体67的上表面的半导体72被去除(步骤S8)。

其结果，如图14所示，在接触孔CHn1内，形成底面与n⁺杂质扩散区域NP接触的接触件CS。在接触孔CHn2内，形成底面与导电层42接触的接触件C0。在接触孔CHp1内，形成底面与外延层EP接触的接触件CS。在接触孔CHp2内，形成底面与导电层53接触的接触件C0。

如以上那样，在第一实施方式的半导体装置1的制造方法中，分别形成使用图6说明的NMOS晶体管TrN的构造和使用图7说明的PMOS晶体管TrP的构造。

[1－3]第一实施方式的效果

以下，对第一实施方式的半导体装置1中的详细效果进行说明。

在三维层叠有存储单元的半导体装置中，为了抑制芯片面积，可将传感放大器模块等电路配置于存储单元阵列下。在这种构造的半导体装置的制造工序中，在形成了传感放大器模块等电路之后，形成存储单元阵列。

但是，在具有这种构造的半导体装置中，由于存储单元阵列形成时的热处理，设于存储单元阵列下的晶体管的特性有恶化的可能性。例如，由于该热处理，在和与晶体管的源极或者漏极对应的杂质扩散区域相连接的接触件内，可能扩散该杂质扩散区域内的杂质。

若杂质扩散到接触件内，则杂质扩散区域内的杂质浓度降低、该接触件与杂质扩散区域之间的接触电阻可能增加。该现象特别是在与掺杂有硼的p⁺杂质扩散区域连接的接触件中有容易产生的趋势。

作为该对策，有效的是使与PMOS晶体管对应的p⁺杂质扩散区域中的硼的掺杂量为高浓度。由此，即使在硼扩散到了接触件内的情况下，也可在杂质扩散区域中维持高浓度的硼。

另一方面，若使p⁺杂质扩散区域中的硼的掺杂量为高浓度，则可能因热处理而使N型阱区内的p⁺杂质扩散区域扩展。在该情况下，由于栅极电极与p⁺杂质扩散区域的间隔变短，因此晶体管的短沟道特性有可能恶化。

因此，第一实施方式的半导体装置1具有如下构造：p⁺杂质扩散区域PP中的杂质浓度被设计成适合短沟道特性的浓度、且与PMOS晶体管TrP对应的p⁺杂质扩散区域PP和接触件CS之间经由外延层EP而电连接的构造。另外，接触件CS例如在与外延层EP接触的部分具有被高浓度地掺杂有硼的半导体72。

在对这种构造执行存储单元阵列形成时的热处理的情况下，高浓度地掺杂有硼的半导体72与p⁺杂质扩散区域PP分离地形成，因此可抑制p⁺杂质扩散区域PP的扩展。

另外，即使掺杂于半导体72的硼扩散到外延层EP、导电体70以及71，也仍可将半导体72中的硼浓度维持为较高。除此之外，掺杂于半导体72的碳抑制掺杂于半导体72的硼扩散。

而且，虽然p⁺杂质扩散区域PP内的硼也可扩散到外延层EP内，但杂质向单晶的半导体的扩散量比p⁺杂质扩散区域PP与由金属构成的接触件CS直接接触的情况下的杂质向接触件CS的扩散量少。

其结果，第一实施方式的半导体装置1，能够抑制接触件CS与外延层EP之间的接触电阻的增加，且能够抑制PMOS晶体管TrP的短沟道特性的降低、p⁺杂质扩散区域PP的杂质浓度的变化。因而，第一实施方式的半导体装置能够抑制晶体管的特性变化。

另外，在外延层EP掺杂有p⁺杂质扩散区域PP中的杂质浓度以下的硼的情况下，外延层EP与p⁺杂质扩散区域PP之间的杂质浓度的梯度变小，且半导体72与外延层EP之间的杂质浓度的梯度也变小。

在该情况下，在存储单元阵列形成时的热处理中，可抑制杂质从p⁺杂质扩散区域PP向外延层EP的扩散，因此可进一步抑制p⁺杂质扩散区域PP中的杂质浓度的变化。同样，也可抑制杂质从半导体72向外延层EP的扩散，因此可抑制半导体72中的杂质浓度的变化。

由此，第一实施方式的半导体装置1能够抑制PMOS晶体管TrP中的特性的偏差，且能够抑制接触件CS以及p⁺杂质扩散区域PP间的接触电阻的增加。

在以上说明的第一实施方式的半导体装置1中，接触件CS内的半导体72是掺杂有杂质的多晶硅。即，第一实施方式中形成半导体72的工序相比于离子注入处理、形成高浓度地掺杂了杂质的外延层EP的情况，能够以低成本实现。因而，第一实施方式的半导体装置1能够抑制制造成本。

[2]第二实施方式

在第二实施方式的半导体装置1中，相对于第一实施方式，执行针对半导体72的蚀刻处理的定时不同。以下对于第二实施方式的半导体装置1说明与第一实施方式不同的点。

[2－1]晶体管TrP的构造

图15示出了第二实施方式的半导体装置1中设于存储单元阵列10下的PMOS晶体管TrP的剖面构造的一个例子。

如图15所示，在第二实施方式中的包含PMOS晶体管TrP的区域中，例如相对于第一实施方式中使用图7说明的构造，接触件CS的构造不同。

具体而言，在外延层EP上设置柱状的半导体72。沿Z方向延伸的导电体70的侧面以及底面被导电体71覆盖。导电体71的底面与半导体72的上表面相接。在第二实施方式的半导体装置1中，半导体72不具有与绝缘体67上的布线层相接的部分。

在接触件CS内，导电体71的侧面和半导体72的侧面连续地设置。换言之，导电体71与半导体72分别与和接触件CS对应的接触孔的侧面接触。而且，导电体71以及半导体72的边界部分与接触孔的侧面接触。

以上说明的第二实施方式的半导体装置1的其他构成，与第一实施方式的半导体装置1相同，因此省略说明。

[2－2]半导体装置1的制造方法

图16是表示第二实施方式的半导体装置1的制造工序的一个例子的流程图。图17～图20分别示出了第二实施方式的半导体装置1的制造工序中的、包含与NMOS晶体管TrN以及PMOS晶体管TrP对应的构造体的剖面构造的一个例子。

以下，适当参照图16，对第二实施方式中的、从NMOS晶体管TrN以及PMOS晶体管TrP的形成至接触件CS以及C0的形成的一系列的制造工序的一个例子进行说明。

首先，依次执行步骤S1～S3的处理。由此，分别形成晶体管TrN以及TrP、接触孔CHp1、以及外延层EP，例如形成与在第一实施方式中说明的图11相同的构造。

接下来，执行步骤S4的处理，如图17所示，形成半导体72。在第二实施方式中的步骤S4的处理中，例如在接触孔CHp1内埋入半导体72。

接下来，执行步骤S8的处理，如图18所示，将半导体72蚀刻。具体而言，将在步骤S4的处理中形成于接触孔外的半导体72去除，将接触孔CHp1内的半导体72加工为希望的高度。

接下来，执行步骤S5的处理，如图19所示，形成分别与NMOS晶体管TrN的接触件CS以及C0对应的接触孔CHn1以及CHn2、和与PMOS晶体管TrP的接触件C0对应的接触孔CHp2。

接下来，执行步骤S6的处理，依次形成导电体71以及70。通过本工序，使得接触孔CHn1、CHn2、CHp1以及CHp2分别被导电体70埋入。

接下来，执行步骤S7的处理，利用CMP(Chemical Mechanical Polishing)，将形成于接触孔CHn1、CHn2、CHp1以及CHp2外的导电体70以及71去除。第二实施方式中的步骤S5～S8各自的处理细节与第一实施方式相同。

其结果，如图20所示，在接触孔CHn1内，形成底面与n⁺杂质扩散区域NP接触的接触件CS。在接触孔CHn2内，形成底面与导电层42接触的接触件C0。在接触孔CHp1内，形成底面与外延层EP接触的接触件CS。在接触孔CHp2内，形成底面与导电层53接触的接触件C0。

如以上那样，在第二实施方式的半导体装置1的制造方法中，分别形成在第一实施方式中使用图6说明的NMOS晶体管TrN的构造、以及在第二实施方式中使用图15说明的PMOS晶体管TrP的构造。

[2－3]第二实施方式的效果

在第二实施方式的半导体装置1中，在导电体70以及71的形成前执行高浓度地掺杂有硼的半导体72的蚀刻处理。

在该情况下，成为在与PMOS晶体管TrP对应的接触件CS和对应的导电体D0之间的接触部分不包含半导体72的构造。即，相比于第一实施方式，第二实施方式的导电体70以及71与导电体D0的接触面积变大。

其结果，在第二实施方式的半导体装置1中，能够相比于第一实施方式减小与PMOS晶体管TrP对应的接触件CS和与该接触件CS对应的导电体D0的接触电阻。

[2－4]第二实施方式的变形例

在第二实施方式中，例示了与PMOS晶体管TrP对应的接触件CS通过导电体70以及71和半导体72形成的情况，但与PMOS晶体管TrP对应的接触件CS的构造也可以是其他构造。

图21示出了第二实施方式的变形例中的、包含与NMOS晶体管TrN以及PMOS晶体管TrP对应的构造体的剖面构造的一个例子。

图21所示的区域中的构造，相对于在第二实施方式中说明的图20所示的区域中的构造，与PMOS晶体管TrP对应的接触件CS的构造不同。

具体而言，在第二实施方式的变形例中，与PMOS晶体管TrP对应的接触件CS包含半导体72且不包含导电体70以及71。即，在第二实施方式的变形例中，在与PMOS晶体管TrP对应的接触孔CHp1内，在比外延层EP靠上层，作为接触件CS而埋入有柱状的半导体72。

而且，柱状的半导体72的上表面、和与NMOS晶体管TrN对应的接触件CS及C0各自的上表面、和与PMOS晶体管TrP对应的接触件C0的上表面齐平。在半导体装置1具有这种构造的情况下，形成与PMOS晶体管TrP对应的接触件CS的半导体72直接连接于在绝缘体67上的布线层中所设的导电体D0。

以上说明的第二实施方式的变形例中的、与PMOS晶体管TrP对应的接触件CS的构造，可在例如在第二实施方式中使用图16说明的制造方法中、步骤S8中的蚀刻量较少的情况下形成。

例如，可在通过步骤S8中的蚀刻处理去除绝缘体67上的半导体72、且接触孔CHp1内的半导体72的凹陷量微少的情况下，形成第二实施方式的变形例中的与PMOS晶体管TrP对应的接触件CS的构造。

即使在这种情况下，也由于半导体72具有高浓度的硼而可抑制形成与PMOS晶体管TrP对应的接触件CS的半导体72和与该半导体72接触的导电体D0之间的接触电阻。因而，第二实施方式的变形例中的与PMOS晶体管TrP对应的接触件CS的构造能够获得与第一实施方式相同的效果。

[3]其他变形例等

实施方式的半导体装置包含N型阱区、第一栅极电极、第一半导体、以及第一接触件。N型阱区包含两个P型杂质扩散区域。第一栅极电极隔着栅极绝缘膜设于两个P型杂质扩散区域间的N型阱区的上方。第一半导体是在P型杂质扩散区域上设为柱状的单晶的半导体。第一接触件设于第一半导体上，且包含含有P型杂质的多晶的第二半导体。由此，在实施方式的半导体装置中，能够抑制晶体管的特性变化。

在上述实施方式以及变形例中说明的制造工序只是一个例子，也可以在各制造工序之间***其他处理，也可以适当更换制造工序。半导体装置1的制造工序只要能够形成在上述实施方式以及变形例中说明的构造即可，可以应用任何制造工序。

在上述实施方式中，例示了使用氮化膜作为形成与杂质扩散区域对应的接触孔时的蚀刻停止层的情况，但并不限定于此。只要是能够被用作蚀刻停止层的材料即可，也可以替代氮化膜63而使用其他材料。

在上述实施方式中说明的制造工序中，例示了在半导体72(多晶硅)的形成时形成掺杂有杂质的半导体72的情况，但并不限定于此。例如，也可以在形成无掺杂的半导体72之后，对该半导体72掺杂杂质。

在上述实施方式中，将接触件CS以及C0中的每个与外延层EP分开说明，但外延层EP也可以被视作接触件CS的一部分。例如，在第一实施方式中，与PMOS晶体管TrP对应的接触件CS也可以被视为至少包含半导体72和外延层EP。另外，这种接触件CS并不限定于设于p⁺杂质扩散区域PP1以及PP2各自之上的情况，接触件CS也可以设于p⁺杂质扩散区域PP1以及PP2的至少一方上。

在上述实施方式中，存储单元阵列10的构造也可以是其他构造。例如，存储器柱MP也可以是多个柱沿Z方向连结而成的构造。例如，存储器柱MP也可以是贯通导电体24(选择栅极线SGD)的柱和贯通多个导电体23(字线WL)的柱连结而成的构造。另外，存储器柱MP也可以是分别贯通多个导电体23的多个柱沿Z方向连结而成的构造。

在上述实施方式中，例示了半导体装置1具有在存储单元阵列10下设有传感放大器模块16等电路的构造的情况，但并不限定于此。例如，半导体装置1也可以是在半导体基板20上形成有存储单元阵列10的构造。在这种情况下，存储器柱MP例如经由存储器柱MP的底面使半导体31与源极线SL电连接。

另外，在上述实施方式中，例示了半导体装置1是NAND型闪存的情况，但在各实施方式中说明的NMOS晶体管TrN以及PMOS晶体管TrP各自的构造也能够应用于其他半导体装置。即，具有NMOS晶体管TrN以及PMOS晶体管TrP的构造的半导体装置的用途并不限定于半导体存储器。

在本说明书中，“连接”表示电连接，例如不将之间存在别的元件的情况除外。

在本说明书中，“导电型”表示N型或者P型。例如，第一导电型与P型对应，第二导电型与N型对应。

在本说明书中，“N型杂质扩散区域”与n⁺杂质扩散区域NP对应。“P型杂质扩散区域”与p⁺杂质扩散区域PP对应。

在本说明书中，“多晶硅”能够换言之称为多晶的半导体。

在本说明书中，“柱状”表示形成于接触孔内的构造体。因此，在本说明书中，例如无关于外延层EP的高度地将该外延层EP视为柱状。

在本说明书中，“上表面齐平”表示例如半导体基板20的表面和某一构成要素的上表面的Z方向上的间隔在对象的构成要素间大致相同。另外，“上表面齐平”也可以表示例如第一构成要素的上表面与第二构成要素的上表面与相同的布线层或者绝缘层接触。

在本说明书中，“侧面被连续地设置”表示在形成于相同的接触孔内的第一以及第二构成要素的边界部分，第一构成要素中的外径和第一构成要素中的外径之间的变化连续。“外径”表示例如与半导体基板20平行的剖面中的外径。

虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明与其等同的范围内。