阅读说明：本技术 锁相环和用于其的方法 (Phase locked loop and method therefor ) 是由 库什尼尔·伊加尔 于 2017-07-24 设计创作，主要内容包括：提供了一种锁相环。该锁相环包括第一环路,该第一环路包括受控振荡器和相位检测器。受控振荡器被配置为生成振荡信号。相位检测器被配置为生成指示参考信号和振荡信号之间的定时差异的第一信号。另外,锁相环包括第二环路,该第二环路被配置为生成指示振荡信号的循环时间的定时误差的第二信号,并且基于第二信号生成校正信号。锁相环还包括组合器,该组合器被配置为通过将校正信号和从第一信号得出的第三信号组合来为受控振荡器生成控制信号。(A phase locked loop is provided. The phase locked loop includes a first loop including a controlled oscillator and a phase detector. The controlled oscillator is configured to generate an oscillating signal. The phase detector is configured to generate a first signal indicative of a timing difference between the reference signal and the oscillation signal. In addition, the phase locked loop includes a second loop configured to generate a second signal indicative of a timing error of a cycle time of the oscillation signal, and generate a correction signal based on the second signal. The phase locked loop further comprises a combiner configured to generate a control signal for the controlled oscillator by combining the correction signal and a third signal derived from the first signal.)

锁相环和用于其的方法

技术领域

示例涉及模拟或数字锁相环(Phase-Locked Loop，PLL)，以及用于其的方法。

背景技术

在传统的PLL(例如模拟或数字PLL，DPLL)中，相位噪声由PLL的组件(例如压控振荡器，VCO；数控振荡器，DCO；诸如时间到数字转换器TDC之类的相位检测器)和参考频率的相位噪声确定。

在发送器中，PLL的相位噪声影响发送信号和接收信号的误差向量幅值(ErrorVector Magnitude，EVM)。因此，有较高的动力来改善PLL的相位噪声。

传统上，尝试通过改善PLL的基本组件(例如，DCO、TDC或参考频率源)的相位噪声来改善PLL的相位噪声。在一些情况下，进一步改善PLL的基本组件的相位噪声是根本不实际或不可能的。此外，基本组件的相位噪声表现的改善通常导致更高的成本和功率消耗。

因此，可能存在对于PLL内的改善的相位噪声降低的需求。

具体实施方式

现在将参考图示出一些示例的附图更充分地描述各种示例。在附图中，为了清晰起见可夸大线条、层和/或区域的粗细。

因此，虽然另外的示例能够有各种修改和替代形式，但其一些特定示例在附图中被示出并且随后将被详细描述。然而，此详细描述并不会将另外的示例限制为所描述的特定形式。另外的示例可以涵盖落在本公开的范围内的所有修改、等同物和替代物。相似的标号在对附图的描述中始终指代相似或类似的元素，它们当与彼此相比较时可被相同地或以修改的形式实现，同时提供相同或类似的功能。

要理解，当元素被称为“连接”或“耦合”到另一元素时，这些元素可直接地连接或耦合或者经由一个或多个居间的元素连接或耦合。如果两个元素A和B使用“或”来进行组合，则要理解是要公开所有可能组合，即仅A、仅B以及A和B。相同组合的替代措辞是“A和B中的至少一者”。这同样适用于多于2个元素的组合。

本文为了描述特定示例使用的术语并不意图限制另外的示例。每当使用诸如“一”、“一个”和“该”之类的单数形式并且只使用单个元素既没有明确地也没有隐含地被限定为强制性的时候，另外的示例也可使用多个元素来实现相同的功能。类似地，当功能随后被描述为使用多个元素来实现时，另外的示例可使用单个元素或处理实体来实现相同的功能。还要理解，术语“包括了”、“包括”和/或“包含了”、“包含”当被使用时指明了所记述的特征、整数、步骤、操作、过程、动作、元素和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、过程、动作、元素、组件和/或其任何群组的存在或添加。

除非另有定义，否则所有术语(包括技术和科学术语)在本文中都是按其在示例所属的领域的普通含义来使用的。

图1图示了PLL 100。PLL 100包括第一环路110，第一环路110包括受控振荡器130和相位检测器140。受控振荡器130被配置为生成振荡信号131。相位检测器140被配置为生成第一信号141，第一信号141指示参考信号101和振荡信号131之间的定时差异。另外，PLL100包括第二环路120，第二环路120被配置为生成指示振荡信号的周期时间的定时误差的第二信号121，并且基于第二信号121生成校正信号122。PLL 100还包括组合器150，组合器150被配置为通过组合校正信号122和从第一信号131得出的第三信号161来为受控振荡器130生成控制信号151。

PLL 100包括额外的第二环路120来实现与传统PLL相比具有高精确性的相位噪声消除。在受控振荡器130基于控制信号151生成振荡信号131的情况下，PLL 100的相位噪声可以通过经由校正信号122调整控制信号151来加以补偿。因此，第二环路120可以允许在不改善PLL 100的基本组件的相位噪声表现的情况下(即在不改善第一环路110的相位噪声表现的情况下)改善PLL 100的相位噪声。额外的第二环路120因此可使得PLL 100与具有传统相位噪声降低的PLL相比能够以降低的功率消耗和改善的相位进行操作。此外，所提出的相位噪声消除可在与传统PLL相比不增大PLL所需的芯片面积且不增大制造成本的情况下实现。

PLL 100可以是模拟PLL以及DPLL。因此，相位检测器140和受控振荡器130可以是模拟组件或数字组件。例如，相位检测器140可以是TDC。受控振荡器可以是VCO或DCO。

振荡信号131的频率可以在从几Hz到数十或者甚至数百GHz的范围内。

第一环路110另外地可以包括传统PLL的另外元件。例如，第一环路110另外地可以包括耦合在受控振荡器130的输出和相位检测器140之间的分频器(反馈分频器)。另外，第一环路110还可包括被配置为通过对第一信号131进行(环路)滤波来生成第三信号161的环路滤波器。

第二环路120估计振荡信号的周期时间的定时误差，即振荡信号的实际周期时间和振荡信号的标称(参考)周期时间之间的差异。因此，第二环路120可以包括TDC(未图示)，该TDC被配置为基于振荡信号131和振荡信号131的延迟复本生成指示振荡信号的实际周期时间的第四信号。

振荡信号131的延迟复本可以由第二环路120的延迟元件生成，该延迟元件被配置为延迟振荡信号131(按预定的延迟时间，该预定延迟时间可以是可调整的)。

TDC的采样频率在一些示例中可以基本上等于振荡信号131的振荡频率。然而，TDC的采样频率也可以远低于振荡信号131的振荡频率。例如，TDC的采样频率可以比振荡信号131的振荡频率低大于20倍。虽然振荡信号131的振荡频率可以非常高(GHz范围)，但TDC可以按低占空比(例如40到100MHz之间的采样/门控率)进行，因为大多数相位噪声功率密度低于10MHz。因此，TDC进行的相位噪声估计可能只消耗很少的功率。

第二环路120还可以包括第二组合器(未图示)，该第二组合器被配置为通过组合由TDC输出的第四信号和指示振荡信号131的标称周期时间的第五信号来生成第二信号121。第五信号可以按许多不同的方式来生成。例如，第五信号可以基于TDC在振荡信号131的预定数量的振荡周期上的平均输出。相位噪声在所述数量的振荡周期上被消除，从而TDC的平均输出指示对于振荡信号131的标称周期时间的TDC输出。替代地，在校准中可以确定TDC对于振荡信号131的每个振荡频率的参考输出。

不同的方案也可以用于从第二信号121生成校正信号122。例如，第二环路120可以包括积分器(未图示)，该积分器被配置为通过对第二信号121进行连续积分来生成校正信号122。因此，振荡信号的周期时间的估计定时误差被连续求和。

替代地，第二环路120可以包括第三组合器，该第三组合器被配置为通过将第二信号121与校正信号122的先前样本组合来生成校正信号122的样本。例如，第二延迟元件可以耦合在第三组合器的输出和输入之间，从而使得第二延迟元件延迟校正信号122的先前样本，使得其可与第二信号121的当前(随后)样本组合。

此外，第二环路120可以包括被配置为对校正信号122进行带通滤波的滤波器。因此，校正信号122可以被带通滤波，以限制校正信号122的带宽。这可允许改善PLL 100内的相位噪声消除。例如，滤波器可以被配置为对校正信号122进行低通滤波。因此，校正信号122的高频成分可以被去除。这可允许PLL 100内的改善的相位噪声衰减。

接下来，将结合图2至图7论述如图1中示意性图示的PLL 100的多个更详细的实现方式示例。

图2图示了被实现为DPLL的另外PLL 200。PLL 200包括第一环路210，第一环路210具有作为受控振荡器的DCO 230、作为相位检测器的TDC 240和数字环路滤波器260。

最初，用于补偿PLL 200的相位噪声的第二环路220被忽略。继而，DPLL的输出频率，即振荡信号131的振荡频率是：

其中ω_DPLL表示角频率，

表示相位常数，并且PN(t)表示PLL 200的相位噪声。

因此，PLL 200的瞬时相位Θ_inst，即振荡信号131是：

并且瞬时DCO周期时间T_{DPLL_inst}，即振荡信号131的周期时间是：

T_{DPLL_inst}＝T_{DPLL_nominal}+ΔT_PN(t) (3),

其中T_{DPLL_nominal}表示标称PLL周期时间(即振荡信号131的标称周期时间)，并且ΔT_PN(t)表示相位噪声定时误差(即振荡信号131的周期时间的定时误差)，其对于振荡信号131的每个振荡周期(即每个DCO周期)是不同的。

使用所提出的架构，DCO定时误差ΔT_PN(t)被测量并且被从DCO输出中减去。因此，PLL 200除了第一环路210(其是常规DPLL)以外还包括第二环路220，即相位噪声消除环路。因此，PLL 200具有两个环路：基本DPLL环路210，其是缓慢的并且控制DPLL输出频率的精确性(因为其被锁定到参考频率101)，以及用于相位噪声消除的第二快速内部环路220。

第二环路220包括TDC 270。TDC 270接收振荡信号131和振荡信号131的延迟复本(其由延迟元件275基于振荡信号131提供)作为输入。因此，TDC 270是自触发的。由于TDC270是自触发的，所以测量不受任何外部相位噪声(例如来自提供参考信号的参考源)的影响。

自触发TDC 270的更详细视图在图3中图示。振荡信号131的振荡周期D[n]是TDC270的第一输入。振荡周期D[n]经由延迟元件275被进一步延迟k个TDC周期。延迟振荡周期D[n-k]是TDC 270的第二输入。

振荡信号131的振荡周期D[n]和延迟振荡周期D[n-k]的示例在图5中图示。振荡周期D[n]和延迟振荡周期D[n-k]的形状基本上相等——只是偏移了k个TDC周期。图5还图示了TDC 270的精细网格，这允许了以高精确性确定振荡信号131的实际周期时间。

基于以上两个量，TDC 270输出DCO周期的估计M[n]，即振荡信号131的实际周期时间。

作为闪速TDC 470的TDC 270的示例性实现方式在图4中图示。闪速TDC 470包括具有多个延迟元件415-1,415-2,…,415-n的延迟线410。多个延迟元件415-1,415-2,…,415-n迭代地延迟振荡信号131的振荡周期D[n]以便生成振荡信号131的延迟振荡周期。

另外，闪速TDC 470包括多个触发器电路420-1,420-2,…,420-n。多个触发器电路420-1,420-2,…,420-n中的每一者接收延迟振荡周期D[n-k]和振荡信号131的延迟振荡周期之一。

多个触发器电路420-1,420-2,…,420-n基于延迟振荡周期D[n-k]和振荡信号131的延迟振荡周期之一之间的相应时间差输出二元值。这些二元值被提供到解码器430，解码器430被配置为生成指示振荡信号131的实际周期时间的输出信号。

取代每个延迟元件一个触发器电路，还可以分别使用多个触发器电路。因此，提供了随机闪速TDC，其可以进一步增大TDC的时间分辨率。

然而，要注意图2和图3中所示的TDC 270不被示为闪速TDC。一般而言，任何TDC技术(架构)可用于TDC 270。

如上文指出的，TDC 270的采样频率可以基本上等于振荡信号131的振荡频率，或者远低于振荡信号131的振荡频率以便实现TDC 270的低功率消耗。

返回参考图2，第二环路220还包括组合器280(例如加法器)，该组合器280将TDC输出信号与指示振荡信号131的标称周期时间的另一信号102组合，以便生成指示振荡信号131的周期时间的定时误差的信号121。

此信号随后被积分器290连续积分以生成校正信号122。

组合器(加法器)250将环路滤波器260的输出信号161与校正信号122组合以为DCO250生成控制信号151。

组合第一(常规)DPLL 210和第二相位噪声消除环路220得出了以下DCO周期时间，即振荡信号131的实际周期时间：

T_{DPLL_inst}＝T_{DPLL_nominal}+ΔT_PN(t)-ΔT_PN(t-τ)+ΔT_{TDC_Q}(t) (4)，

其中ΔT_PN(t-τ)表示延迟相位噪声定时误差(即振荡信号131的周期时间的延迟定时误差)，τ表示相位噪声消除延迟(即第二环路220的延迟)，并且ΔT_{TDC_Q}(t)表示自触发TDC270的量化误差。

从表达式(4)明显可见，相位噪声消除的有效性不由(第一环路210中的)相位噪声的水平确定，而是由自触发TDC 270的量化和相位噪声消除环路220的延迟确定。

基于表达式(4)，DPLL的输出频率，即振荡信号131的振荡频率如下：

其中PN(t-τ)表示DPLL的相位噪声(即第一环路210的延迟相位噪声)的延迟估计，并且PN_{TDC_Q}(t)表示由于自触发TDC 270的量化误差引起的相位噪声。

这对应于由高通滤波器对相位噪声滤波：

PN(t)-PN(t-τ)+PN_{TDC_Q}(t)＝PN(t)·(δ(t)-δ(t-τ))+PN_{TDC_Q}(t)＝PN(t)*h(t，τ)+PN_{TDC_Q}(t) (6)

此滤波器的幅值由下式给出：

|H(f,τ)|²＝|1-e^-j2πfτ|²＝2·(1-cos(2πfτ)) (8)

示例性滤波器响应在图8中图示。图8图示了随着振荡频率的振荡频率的相位噪声衰减。在图8的示例中，假定了τ＝20ns的相位噪声消除延迟(即第二环路220的延迟)。从图8明显可见，对于低于1MHz的频率实现了高衰减，其中1MHz是DPLL(即第一环路210)的带宽。

PLL的相位噪声的谱密度S_θ(f)(即振荡信号131的相位噪声的谱密度)由下式给出：

其中S_PN(f)表示在没有第二环路220的情况下PLL 200的相位噪声的谱密度，并且S_{TDC_Q}(f)表示由自触发TDC 270的量化误差引起的相位噪声的谱密度。

所得到的PLL的相位噪声在图9中由线条910图示。作为参考，还由线条920图示了传统PLL的相位噪声。从图9明显可见，对于低于1MHz的频率，即对于低于第一环路的带宽的频率，大大降低了相位噪声(大约降低了20dBc)。在此区域中，PLL的相位噪声主要是由于自触发TDC 270的量化误差引起的。对于更高的频率，相位噪声基本上是等于传统PLL之一的。这是由于相位噪声消除延迟引起的。为了实现更好的相位噪声消除，需要减小相位噪声消除延迟。

在图9的示例中，假定了第二环路220另外地包括如图6中所示的用于对校正信号进行带通滤波的滤波器。图6中所示的PLL 600基本上等于图2中所示的PLL 200。然而，第二环路220另外地包括被配置为对校正信号122进行带通滤波的滤波器695。例如，滤波器695可以被配置为对校正信号进行低通滤波。因此，由于从校正信号122中去除了高频成分，可以实现改善的相位噪声消除。所得到的滤波器校正信号122'与环路滤波器260的输出信号161组合。

第二环路的另一个替代实现方式在图7中图示。图7中所示的PLL 700基本上等于图2中所示的PLL 200。然而，PLL 700的第二环路720包括额外的组合器790而不是积分器290。组合器790被配置为通过将指示振荡信号131的周期时间的定时误差的信号121与校正信号122的先前样本组合来生成校正信号122的样本。

如图7中所示，额外的延迟元件795可以耦合在组合器790的输出和输入之间，从而使得第二延迟元件795延迟校正信号122的先前样本，使得其可与信号121的当前(随后)样本组合。

上文描述的PLL的第一环路210还可以包括传统PLL的另外元件(例如分频器)。另外，DCO 230可以被VCO所替代。在使用VCO的情况下，PLL另外地可以包括数字到模拟转换器(Digital-to-Analog Converter，DAC)。DAC可以例如被布置在第二环路220内以将数字校正信号122转换成模拟表示。模拟校正信号随后可以与来自第一环路的环路滤波器的模拟信号161(即第一环路是模拟的)组合。替代地，DAC可以被布置在组合器150和VCO之间，从而使得DAC将组合器250输出的数字控制信号151转换成用于VCO的模拟控制电压。像校准或毛刺消除之类的实用功能也可被添加到PLL。然而，相位噪声消除的基本原理对于这些经修改的PLL保持不变。

对于本公开的所有PLL，相位噪声由第一环路的相位噪声、自触发TDC的量化误差和相位噪声消除延迟确定。

使用根据所提出的架构的一个或多个方面或者上文描述的一个或多个示例的PLL的实现方式的示例在图10中图示。图10示意性图示了包括根据本文描述的示例的PLL 1010的移动设备1000(例如，移动电话、智能电话、平板计算机或膝上型电脑)的示例。

例如，发送器1030可以包括PLL 1010。发送器1030另外地可以包括被配置为使用从振荡信号(由PLL 1010生成)得出的信号对基带发送信号进行上变频(up-convert)的混频电路(未图示)。

替代地或者另外地，移动设备1000可以包括接收器1040，接收器1040可以包括PLL1010。接收器1040另外地可以包括被配置为使用从振荡信号(由PLL 1010生成)得出的信号对射频接收信号进行下变频(down-convert)的混频电路(未图示)。

在移动设备1000包括发送器1030和接收器1040的情况下，它们可以共享共同的PLL来用于生成振荡信号。用于其各自的混频电路的信号可例如借由分频器和/或一个或多个滤波器和延迟电路从PLL的振荡信号得出。

移动设备1000的至少一个天线元件1020可以耦合到发送器1030，或者耦合到接收器1040。

为此，可以提供移动设备，来实现由PLL 1010提供的低噪声振荡信号引起的具有改善的EVM的发送和/或接收信号。

所提出的PLL不限于移动设备。所提出的PLL可用于任何电子设备中，以用于生成具有改善的相位噪声的振荡信号。

用于PLL的方法1100的示例在图11中借由流程图图示。PLL包括第一环路和第二环路，其中第一环路包括受控振荡器和相位检测器。方法1100包括使用受控振荡器生成1102振荡信号并且使用相位检测器生成1104指示参考信号和振荡信号之间的定时差异的第一信号。另外，方法1100包括使用第二环路生成1106指示振荡信号的周期时间的定时误差的第二信号。方法1100还包括使用第二环路基于第二信号生成1108校正信号。另外地，方法1100包括通过将校正信号与从第一信号得出的第三信号组合来为受控振荡器生成1110控制信号。

该方法的更多细节和方面结合所提出的构思或上文描述的一个或多个示例(例如图1-10)提及。该方法可以包括与所提出的构思的一个或多个方面或者上文描述的一个或多个示例相对应的一个或多个附加可选特征。

本文描述的示例可被总结如下：

示例1是一种锁相环，包括：第一环路，包括受控振荡器和相位检测器，其中所述受控振荡器被配置为生成振荡信号，并且其中所述相位检测器被配置为生成指示参考信号和所述振荡信号之间的定时差异的第一信号；第二环路，被配置为基于所述振荡信号生成指示所述振荡信号的周期时间的定时误差的第二信号，并且基于所述第二信号生成校正信号；以及组合器，被配置为通过将所述校正信号和从所述第一信号得出的第三信号组合来为所述受控振荡器生成控制信号。

在示例2中，如示例1所述的锁相环中的受控振荡器被配置为基于所述控制信号生成所述振荡信号。

在示例3中，如示例1或示例2所述的锁相环中的所述第二环路包括时间到数字转换器，该时间到数字转换器被配置为基于所述振荡信号和所述振荡信号的延迟复本生成指示所述振荡信号的实际周期时间的第四信号。

在示例4中，如示例3所述的锁相环中的所述时间到数字转换器的采样频率比所述振荡信号的振荡频率低至少20倍。

在示例5中，如示例3或示例4所述的锁相环中的所述第二环路还包括延迟元件，该延迟元件被配置为通过延迟所述振荡信号来生成所述振荡信号的延迟复本。

在示例6中，如示例3至5的任何一项所述的锁相环中的所述第二环路还包括第二组合，该第二组合器被配置为通过组合所述第四信号和指示所述振荡信号的标称周期时间的第五信号来生成所述第二信号。

在示例7中，如示例6所述的锁相环中的所述第二环路还包括积分器，该积分器被配置为通过对所述第二信号连续积分来生成所述校正信号。

在示例8中，如示例6所述的锁相环中的所述第二环路还包括第三组合器，该第三组合器被配置为通过将所述第二信号与所述校正信号的先前样本组合来生成所述校正信号的样本。

在示例9中，如示例8所述的锁相环中的所述第二环路还包括耦合在所述第三组合器的输出和输入之间的第二延迟元件，其中所述延迟元件被配置为延迟所述校正信号的先前样本。

在示例10中，如示例7至9的任何一项所述的锁相环中的所述第二环路还包括被配置为对所述校正信号进行带通滤波的滤波器。

在示例11中，如任何在前示例所述的锁相环中的所述第一环路还包括环路滤波器，该环路滤波器被配置为通过对所述第一信号滤波来生成所述第三信号。

在示例12中，如任何在前示例所述的锁相环中的所述相位检测器是时间到数字转换器。

在示例13中，如任何在前示例所述的锁相环中的所述受控振荡器是数控振荡器。

在示例14中，如示例1至12的任何一项所述的锁相环中的所述受控振荡器是压控振荡器。

示例15是一种发送器，包括根据示例1至14的任何一项所述的锁相环。

在示例16中，如示例15所述的发送器还包括混频电路，该混频电路被配置为使用从所述振荡信号得出的信号对基带发送信号进行上变频。

示例17是一种接收器，包括根据示例1至14的任何一项所述的锁相环。

在示例18中，如示例17所述的接收器还包括混频电路，该混频电路被配置为使用从所述振荡信号得出的信号对射频接收信号进行下变频。

示例19是一种移动设备，包括根据示例15和16的任何一项所述的发送器和根据示例17和18的任何一项所述的接收器的至少一者。

在示例20中，如示例19所述的移动设备还包括耦合到所述发送器或者耦合到所述接收器的至少一个天线元件。

示例21是一种用于包括第一环路和第二环路的锁相环的方法，其中所述第一环路包括受控振荡器和相位检测器，所述方法包括：使用所述受控振荡器生成振荡信号；使用所述相位检测器生成指示参考信号和所述振荡信号之间的定时差异的第一信号；使用所述第二环路生成指示所述振荡信号的周期时间的定时误差的第二信号；使用所述第二环路基于所述第二信号生成校正信号；并且通过将所述校正信号和从所述第一信号得出的第三信号组合来为所述受控振荡器生成控制信号。

在示例22中，如示例21所述的方法中的生成所述振荡信号是基于所述控制信号的。

在示例23中，如示例21或示例22所述的方法中的生成所述第二信号包括基于所述振荡信号和所述振荡信号的延迟复本来生成指示所述振荡信号的实际周期时间的第四信号。

在示例24中，如示例23所述的方法中的生成所述第二信号还包括通过延迟所述振荡信号来生成所述振荡信号的延迟复本。

在示例25中，如示例23或示例24所述的锁相环中的生成所述第二信号还包括组合所述第四信号和指示所述振荡信号的标称周期时间的第五信号。

在示例26中，如示例25所述的方法中的生成所述校正信号还包括对所述第二信号连续积分。

在示例27中，如示例25所述的方法中的生成所述校正信号还包括通过将所述第二信号与所述校正信号的先前样本组合来生成所述校正信号的样本。

在示例28中，如示例26或示例27所述的方法中的生成所述校正信号还包括对所述校正信号进行带通滤波。

在示例29中，如任何在前示例所述的方法还包括通过对所述第一信号滤波来生成所述第三信号。

与先前详述的示例和附图中的一个或多个一起提及和描述的方面和特征也可与一个或多个其他示例组合以便替代其他示例的类似特征或者向其他示例额外地引入该特征。

示例还可以是或者可涉及具有程序代码的计算机程序，当该计算机程序在计算机或处理器上被执行时，该程序代码用于执行一个或多个上述方法。各种上述方法的步骤、操作或过程可由编程的计算机或处理器来执行。示例也可覆盖程序存储设备，例如数字数据存储介质，它们是机器、处理器或计算机可读的并且编码了机器可执行、处理器可执行或计算机可执行的指令程序。指令执行或使得执行上述方法的一些或全部动作。程序存储设备可包括或者可以是例如数字存储器、诸如磁盘和磁带之类的磁存储介质、硬盘驱动器或者光可读数字数据存储介质。另外的示例还可覆盖被编程为执行上述方法的动作的计算机、处理器或控制单元或者被编程为执行上述方法的动作的(现场)可编程逻辑阵列((field)programmable logic array，(F)PLA)或者(现场)可编程门阵列((field)programmablegate array，(F)PGA)。

描述和附图只是例示了本公开的原理。此外，本文记载的所有示例大部分明确地打算只用于教学目的以帮助读者理解本公开的原理和发明人为推进现有技术而贡献的构思。本文记载本公开的原理、方面和示例以及其具体示例的所有陈述都打算涵盖其等同物。

在附图中示出的各种元素的功能，包括被标注为“装置”、“用于提供传感器信号的装置”、“用于生成发送信号的装置”等等的任何功能块，可实现为专用硬件的形式，例如“信号提供器”、“信号处理单元”、“处理器”、“控制器”等等，以及能够联系适当软件执行软件的硬件。当由处理器提供时，这些功能可由单个专用处理器提供，由单个共享处理器提供，或者由多个个体处理器提供，这些个体处理器中的一些或全部可被共享。然而，术语“处理器”或“控制器”绝不限于仅仅能够执行软件的硬件，而是可包括数字信号处理器(digitalsignal processor，DSP)硬件、网络处理器、专用集成电路(application specificintegrated circuit，ASIC)、现场可编程门阵列(field programmable gate array，FPGA)、用于存储软件的只读存储器(read only memory，ROM)、随机访问存储器(randomaccess memory，RAM)和非易失性存储装置。也可包括其他硬件，传统的和/或定制的。

框图例如可图示出实现本公开的原理的高级别电路图。类似地，流程图、作业图、状态转变图、伪代码等等可表示各种过程、操作或步骤，它们例如可基本上被表示在计算机可读介质中并且因此由计算机或处理器执行，无论这种计算机或处理器是否被明确示出。说明书中或权利要求中公开的方法可由具有用于执行这些方法的各个动作的每一者的装置的设备来实现。

要理解，说明书或权利要求中公开的多个动作、过程、操作、步骤或功能的公开可不被解释为是按特定顺序的，除非另有明确或隐含声明，例如出于技术原因。因此，对多个动作或功能的公开不会把这些动作或功能限于特定的顺序，除非这种动作或功能出于技术原因是不可互换的。此外，在一些示例中，单个动作、功能、过程、操作或步骤可分别包括或者可分别被分解成多个子动作、子功能、子过程、子操作或子步骤。这种子动作可被包括在对此单个动作的公开的一部分中，除非被明确地排除。

此外，在此将所附权利要求并入到详细描述中，其中每个权利要求可独立作为一个单独的示例。虽然每个权利要求可独立作为一个单独的示例，但要注意，虽然从属权利要求在权利要求中可引用与一个或多个其他权利要求的特定组合，但其他示例也可包括该从属权利要求与每个其他从属或独立权利要求的主题的组合。这种组合在本文中被明确提出，除非声明特定的组合是不想要的。此外，希望也将一权利要求的特征包括到任何其他独立权利要求，即使此权利要求不是直接从属于该独立权利要求的。