阅读说明：本技术 一种大电流绝缘体上硅横向绝缘栅双极型晶体管 (Large-current silicon-on-insulator lateral insulated gate bipolar transistor ) 是由 田涛 张营 于 2019-12-03 设计创作，主要内容包括：本发明公开一种大电流绝缘体上硅横向绝缘栅双极型晶体管,属于半导体集成电路技术领域,包括NMOS管A、自偏置PMOS管B、NMOS管C,NMOS管A的N+漏区与NMOS管C的N+源区通过金属互连,NMOS管A的N+源区与PMOS管B的P+漏区相连,二者通过金属短接作为本发明器件的阴极,与上述阴极金属相连的多晶硅作为PMOS管B的栅极,传统硅横向绝缘栅双极型晶体管的阳极作为本发明器件的阳极,本发明与现有技术的绝缘体上硅横向绝缘栅双极型晶体管相比,在相等的导通压降情况下,具有更大的电流密度,更小的导通损耗和芯片面积,解决了现有技术中出现的问题。(The invention discloses a high-current silicon-on-insulator lateral insulated gate bipolar transistor, which belongs to the technical field of semiconductor integrated circuits and comprises an NMOS (N-channel metal oxide semiconductor) tube A and a self-biased PMOS tube B, NMOS tube C, wherein an N + drain region of the NMOS tube A and an N + source region of the NMOS tube C are interconnected through metal, the N + source region of the NMOS tube A is connected with a P + drain region of the PMOS tube B, the N + source region and the P + drain region of the PMOS tube B are used as cathodes of the device of the invention through metal short circuits, polycrystalline silicon connected with the cathode metal is used as a grid electrode of the PMOS tube B, and an anode of a traditional silicon lateral insulated gate bipolar transistor is used as an anode of the device of the invention.)

一种大电流绝缘体上硅横向绝缘栅双极型晶体管

技术领域

本发明涉及一种大电流绝缘体上硅横向绝缘栅双极型晶体管，属于半导体集成电路技术领域。

背景技术

绝缘栅双极型晶体管(IGBT)是MOS栅器件结构与双极型晶体管结构相结合进化而成的复合型功率器件，同时具备MOS管与双极型晶体管的特点，具有良好的通态电流和开关损耗之间的折中关系，其横向结构在功率集成电路中得到了广泛的应用；如中国专利申请号为：201510998522.X，公开的一种横向绝缘栅双极型晶体管，它在现有技术LIGBT器件的基础上增加了电场加强单元，此单元加强单元由加速栅极、加速栅极重掺杂区、高阻导电区、接地掺杂区、接地电极组成，此电场加强单元用于产生一个从阳极指向电场加强单元下表面的电场，电场加强单元通过绝缘介质与漂移区隔离，此结构虽然能提高电流密度，但存在漏电流较大和需额外的驱动电路的问题。再如，文献“AComposite Structure NamedSelf-adjusted ConductivityModulation SOI-LIGBT with Low On-state Voltage”中，提出了一种电导自调制的具有低导通压降的LIGBT器件，但此器件需要制作隔离介质区，需要复杂的刻槽工艺。

综上，怎样在相等的导通压降情况下，获得具有更大的电流密度，更小的导通损耗和芯片面积的绝缘栅双极型晶体管成为目前亟需解决的技术问题。

发明内容

针对现有技术中存在的不足，本发明的目的在于提供一种大电流绝缘体上硅横向绝缘栅双极型晶体管，解决了现有技术中出现的问题。

本发明所述的一种大电流绝缘体上硅横向绝缘栅双极型晶体管，包括P型衬底，P型衬底的上方依次设有埋氧、N型外延层和N型缓冲层，N型外延层的上方设有晶体管的阳极、阴极和栅极，N型外延层的上方设有NMOS管A、自偏置PMOS管B和NMOS管C，N型外延层的上方一侧设有第一P型阱区和第二P型阱区，第一P型阱区和第二P型阱区分别靠近晶体管的阳极和阴极，其中NMOS管A设置在第二P型阱区内，自偏置PMOS管B跨接在所述第一P型阱区和第二P型阱区之间，NMOS管C跨接在第一P型阱区和N型外延层之间，NMOS管A与自偏置PMOS管B相连，NMOS管A包括A管N+漏区、A管N+源区，自偏置PMOS管B包括B管P+漏区，NMOS管C包括C管N+源区，其中A管N+漏区与C管N+源区互连，A管N+源区与B管P+漏区相连后通过阴极金属短接引出作为晶体管的阴极，N型缓冲层设置在N型外延层的一侧，N型缓冲层上层远离晶体管阴极方向的一侧设有P+阳极区，C管N+源区、第一P型阱区、N型外延层共同构成NPN型寄生三极管，第一P型阱区、N型外延层和P+阳极区共同构成PNP型三极管。

本发明晶体管的阴极区与现有技术硅横向绝缘栅双极型晶体管的阴极区不同，分为NMOS管A、自偏置PMOS管B、NMOS管C，管A、管B和管C分布紧凑。NMOS管A的栅极与NMOS管C的栅极互连作为器件的栅极(Gate)，NMOS管A的N+漏区与NMOS管C的N+源区互连，NMOS管A的N+源区与自偏置PMOS管B的P+漏区相连，二者通过阴极金属短接作为本发明器件的阴极(Cathode)，与上述阴极金属相连的多晶硅作为自偏置PMOS管B的栅极，现有技术硅横向绝缘栅双极型晶体管的阳极作为本发明器件的阳极(Anode)。

进一步的，P+阳极区上方设有阳极金属，阳极金属引出作为晶体管的阳极。

进一步的，NMOS管A还包括A管多晶硅栅极，NMOS管C还包括C管多晶硅栅极，A管多晶硅栅极和C管多晶硅栅极相连后引出作为晶体管的栅极。

进一步的，NMOS管A还包括A管栅氧化层，A管栅氧化层的下表面分别与A管N+漏区和A管N+源区的上表面接触，A管多晶硅栅极位于A管栅氧化层的上方，A管N+漏区上方设有A管金属，A管金属、A管多晶硅栅极和阴极金属是互不相连的。

进一步的，自偏置PMOS管B还包括B管多晶硅栅极，B管多晶硅栅极与阴极金属相连。

进一步的，自偏置PMOS管B还包括B管P+源区和B管栅氧化层，B管栅氧化层的下表面分别与B管P+漏区和B管P+源区的上表面接触，B管多晶硅栅极位于B管栅氧化层的上方，阴极金属位于B管P+漏区上方，A管N+源区和B管P+漏区分别位于阴极金属下方两侧。

进一步的，NMOS管C还包括C管栅氧化层，C管多晶硅栅极位于C管栅氧化层的上方。

进一步的，C管N+源区和B管P+源区相邻，C管N+源区上方设有C管金属，C管多晶硅栅极、C管金属、B管多晶硅栅极是互不相连的，A管金属和C管金属相互连接。

进一步的，第一P型阱区内部设有第一P型埋层，B管P+源区和C管N+源区设置在第一P型埋层的上方。

进一步的，第二P型阱区内设有第二P型埋层，B管P+漏区、A管N+源区和A管N+漏区设置在第二P型埋层的上方。

本发明与现有技术相比，具有如下有益效果：

本发明所述的一种大电流绝缘体上硅横向绝缘栅双极型晶体管，与现有技术的绝缘体上硅横向绝缘栅双极型晶体管相比，在相等的导通压降情况下，具有更大的电流密度，更小的导通损耗和芯片面积，阳极电压为2.59V时，本发明器件的电流密度相比现有技术器件增加了47％，而阳极电压为20V时，本发明器件的电流密度相比现有技术器件增加了103％。显然本发明器件利用闩锁增加了较低电压时的电流密度，同时在饱和区保持较大的电流密度。同时无需复杂的刻槽工艺，解决了现有技术中出现的问题。

附图说明

图1为现有技术中绝缘体上硅横向绝缘栅双极型晶体管的结构图；

图2为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管结构图1；

图3为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管结构图2；

图4为本发明实施例中现有技术中的硅横向绝缘栅双极型晶体管等效简化电路图和其正向导通状态时的电流流向图；

图5为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管工作在线性区的等效简化电路图和其电流流向图；

图6为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管工作在饱和区状态下的阴极区电流流向图；

图7为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管在较低电压时，进入闩锁状态时的阴极区电流流向图；

图8为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管随着阳极电压继续增大后，进入饱和状态时阴极区的电流流向图；

图9为本发明实施例中大电流绝缘体上硅横向绝缘栅双极型晶体管与现有技术中的LIGBT器件的击穿电压的对比图；

图10为本发明实施例中阳极电压为2.59V时，大电流绝缘体上硅横向绝缘栅双极型晶体管与现有技术中的LIGBT器件的正向导通特性对比图；

图11为本发明实施例中阳极电压为20V时，大电流绝缘体上硅横向绝缘栅双极型晶体管与现有技术中的LIGBT器件的正向导通特性对比图；

图中：1、P型衬底；2、埋氧；3、N型外延层；4、N型缓冲层；5、P+阳极区；6、阳极金属；7、第一P型阱区；8、第一P型埋层；9、C管N+源区；10、C管栅氧化层；11、C管多晶硅栅极；12、C管金属；13、B管P+源区；14、B管多晶硅栅极；15、B管栅氧化层；16、阴极金属；17、B管P+漏区；18、A管N+源区；19、第二P型阱区；20、A管N+漏区；21、A管金属；22、A管多晶硅栅极；23、A管栅氧化层；24、第二P型埋层；25、NMOS管A；26、自偏置PMOS管B；27、NMOS管C。

具体实施方式

下面结合附图和实施例对本发明作进一步的说明：

实施例1：

如图2和图3所示，本发明所述的大电流绝缘体上硅横向绝缘栅双极型晶体管，包括P型衬底1，P型衬底1的上方依次设有埋氧2、N型外延层3和N型缓冲层4，N型外延层3的上方设有晶体管的阳极、阴极和栅极，N型外延层3的上方设有NMOS管A25、自偏置PMOS管B26和NMOS管C27，N型外延层3的上方一侧设有第一P型阱区7和第二P型阱区19，第一P型阱区7和第二P型阱区19分别靠近晶体管的阳极和阴极，其中NMOS管A25设置在第二P型阱区19内，自偏置PMOS管B26跨接在所述第一P型阱区7和第二P型阱区19之间，NMOS管C27跨接在第一P型阱区7和N型外延层3之间，NMOS管A25与自偏置PMOS管B26相连，NMOS管A25包括A管N+漏区20、A管N+源区18，自偏置PMOS管B26包括B管P+漏区17，NMOS管C27包括C管N+源区9，其中A管N+漏区20与C管N+源区9互连，A管N+源区18与B管P+漏区17相连后通过阴极金属16短接引出作为晶体管的阴极，N型缓冲层4设置在N型外延层3的一侧，N型缓冲层4上层远离晶体管阴极方向的一侧设有P+阳极区5，C管N+源区9、第一P型阱区7、N型外延层3共同构成NPN型寄生三极管，第一P型阱区7、N型外延层3和P+阳极区5共同构成PNP型三极管。

P+阳极区5上方设有阳极金属6，阳极金属6引出作为晶体管的阳极。

NMOS管A25还包括A管多晶硅栅极22，NMOS管C27还包括C管多晶硅栅极11，A管多晶硅栅极22和C管多晶硅栅极11相连后引出作为晶体管的栅极。

NMOS管A25还包括A管栅氧化层23，A管栅氧化层23的下表面分别与A管N+漏区20和A管N+源区18的上表面接触，A管多晶硅栅极22位于A管栅氧化层23的上方，A管N+漏区20上方设有A管金属21，A管金属21、A管多晶硅栅极22和阴极金属16是互不相连的。

自偏置PMOS管B 26还包括B管多晶硅栅极14，B管多晶硅栅极14与阴极金属16相连。

自偏置PMOS管B 26还包括B管P+源区13和B管栅氧化层15，B管栅氧化层15的下表面分别与B管P+漏区17和B管P+源区13的上表面接触，B管多晶硅栅极14位于B管栅氧化层15的上方，阴极金属16位于B管P+漏区17上方，A管N+源区18和B管P+漏区17分别位于阴极金属16下方两侧。

NMOS管C 27还包括C管栅氧化层10，C管多晶硅栅极11位于C管栅氧化层10的上方。

C管N+源区9和B管P+源区13相邻，C管N+源区9上方设有C管金属12，C管多晶硅栅极11、C管金属12、B管多晶硅栅极14是互不相连的，A管金属21和C管金属12相互连接。

第一P型阱区7内部设有第一P型埋层8，B管P+源区13和C管N+源区9设置在第一P型埋层8的上方。

第二P型阱区19内设有第二P型埋层24，B管P+漏区17、A管N+源区18和A管N+漏区20设置在第二P型埋层24的上方。

本实施例的工作原理为：如图1所示，图1现有技术的绝缘体上硅横向绝缘栅双极型晶体管的结构图，本发明器件的阴极区与现有技术硅横向绝缘栅双极型晶体管的阴极区不同，分为NMOS管A25、自偏置PMOS管B26、NMOS管C27。NMOS管A25的栅极与NMOS管C27的栅极通过金属互连作为本发明器件的栅极(Gate)，NMOS管A25的N+漏区与NMOS管C27的N+源区通过金属互连，NMOS管A25的N+源区与PMOS管B26的P+漏区相连，二者通过阴极金属16短接作为本发明器件的阴极(Cathode)，与上述阴极金属16相连的多晶硅作为PMOS管B的栅极，现有技术硅横向绝缘栅双极型晶体管的阳极作为本发明器件的阳极(Anode)。与现有技术中的绝缘体上硅横向绝缘栅双极型晶体管相比，(如文献“AComposite Structure NamedSelf-adjusted Conductivity Modulation SOI-LIGBT with Low On-state Voltage”)无需制作隔离介质区，显然具有更小的芯片面积。

通态线性区工作原理：器件的栅极上施加大于阈值电压的电压，电子由器件的阴极依次流过NMOS管A25和NMOS管C27的沟道，最后流入器件的漂移区(N型外延层3)。器件阳极电压较小时，空穴从器件阳极注入到器件的漂移区(N型外延层3)，大部分注入的空穴在第一P型阱区7中积累,使得第一P型阱区7的电势被抬高，但是尚未达到自偏置PMOS管B26的开启电压，因此，自偏置PMOS管B26还未开启；第一P型阱区7与NMOS管C27的N+源区(C管N+源区9)之间的电势大于其PN结内建电势时，由C管N+源区9、第一P型阱区7、N型外延层3构成的NPN型寄生三极管触发，大量的电子通过第一P型阱区7注入到N型外延层3，因此器件漂移区的载流子浓度大幅增加，电流大幅增加，显然当本发明器件的电流密度与现有技术器件相等时，本发明器件的导通电压会更小，导通损耗也就更小。

通态饱和区原理：通态下阳极电压继续增大时，第一P型阱区7的电势也随之继续升高，因为B管P+漏区17通过阴极金属16与B管多晶硅栅极14相连，当P型阱区7的电势高于自偏置PMOS管B26的阈值电压的绝对值时，自偏置PMOS管B 26导通，空穴能够通过自偏置PMOS管B 26流入器件阴极。此外自偏置PMOS管B 26导通后将第一P型阱区7的电势箝位，而由于NMOS管A 25的漏源间等效导通电阻的缘故，C管N+源区9的电势会随着阳极电压的增大而升高。当P型阱区7与C管N+源区9之间的电势小于其PN结内建电势时，由C管N+源区9、第一P型阱区7、N型外延层3构成的NPN型寄生三极管关断，器件的电子电流通过NMOS管C 27的沟道流走，而空穴电流通过PMOS管B 26流入器件阴极，器件进入饱和状态。

图4为现有技术LIGBT器件的等效简化电路图和其正向导通状态时的电流流向图，图5和图6分别为本发明器件工作在线性区和饱和区状态下的等效简化电路图和电流流向图。对比图5和图6可以看出，本发明器件在线性区与饱和区工作状态下的电流流向不一致，对比图4和图6可以看出，在饱和工作区时本发明器件的电流流向与现有技术结构器件的电流流向基本一致。图5显示本发明器件在线性工作区时，PNP型三极管和寄生NPN型三极管组成的寄生晶闸管发生闩锁效应，从而在漂移区内形成强烈的电导调制效应，使得器件电流密度大幅增加。

为了验证本发明器件的优点，本发明采用半导体仿真软件对器件性能进行了对比仿真，结果如图7和8所示。图7为在较低电压时，本发明器件进入闩锁状态时的阴极区电流流向图。从图7可以看出，此时器件发生了闩锁效应，而且此时自偏置PMOS管B 26尚未开启。图8为随着阳极电压继续增大后本发明器件进入饱和状态时的阴极区电流流向图，随着NPN型寄生三极管的关断和自偏置PMOS管B 26的开启，器件从闩锁状态逐渐退出并进入饱和工作区。图9为本发明器件与现有技术LIGBT器件的击穿电压的对比图，从图中可知，本发明器件的击穿电压略高，而且漏电流略低，性能优于现有技术器件。

图10和图11为本发明器件与现有技术器件的正向导通特性对比图，图10显示阳极电压为2.59V时，本发明器件的电流密度相比现有技术器件增加了47％，电流密度在500A/cm²时，阳极电压减小34.43％，因此具有更小的导通损耗。图11显示阳极电压为20V时，本发明器件的电流密度相比现有技术器件增加了103％。显然本发明器件利用闩锁增加了低压时的电流密度，同时在饱和区保持较大的电流密度。

采用以上结合附图描述的本发明的实施例的一种大电流绝缘体上硅横向绝缘栅双极型晶体管，与现有技术的绝缘体上硅横向绝缘栅双极型晶体管相比，在相等的导通压降情况下，具有更大的电流密度，更小的导通损耗和芯片面积，解决了现有技术中出现的问题。但本发明不局限于所描述的实施方式，在不脱离本发明的原理和精神的情况下这些对实施方式进行的变化、修改、替换和变形仍落入本发明的保护范围。