微型超低电容固体放电管及其制备方法
阅读说明：本技术 微型超低电容固体放电管及其制备方法 (Miniature ultra-low capacitance solid discharge tube and preparation method thereof ) 是由 陈俊标 苏亮 沈一舟 于 2019-11-22 设计创作，主要内容包括：一种微型超低电容固体放电管及其制备方法,该固体放电管的上面设有硼基区P,该硼基区P单侧设置有部分交叠的磷扩散埋层N-,在所述硼基区P内布置有第一磷扩散区N+,在所述第一磷扩散区N+内布置有若干个短路孔形成元胞式阴极；在所述固体放电管的下面布置有一个硼区P和一个第二磷扩散区N+,前述硼区P和第二磷扩散区N+间隔设置,形成单向芯片阳极结构。本发明在原低电容结构设计基础上,在阴极增加了N-埋层,使每个元胞阴极的热沉增长,从而在相同芯片面积的基础上增加通流能力。下面采用硼区和第二磷扩散区N+对称式布局,消除了单项放电管的反向压降,基于该设计,原芯片面积可进行缩减,进而减小PN结面积,大幅度降低结电容。(A miniature ultra-low capacitance solid discharge tube and its preparation method, there are boron base regions P on the solid discharge tube, the boron base region P unilateral has phosphorus diffusion buried layer N-of some overlap, there are first phosphorus diffusion regions N + in the said boron base region P, there are several cell cathodes of short circuit hole formation in the said first phosphorus diffusion region N +; and a boron region P and a second phosphorus diffusion region N + are arranged below the solid discharge tube at intervals to form a unidirectional chip anode structure. On the basis of the original low-capacitance structure design, the N-buried layer is added on the cathode, so that the heat sink of the cathode of each unit cell is increased, and the through-current capacity is increased on the basis of the same chip area. The N + symmetrical layout of the boron region and the second phosphorus diffusion region is adopted, the reverse voltage drop of the single discharge tube is eliminated, and based on the design, the area of an original chip can be reduced, so that the area of a PN junction is reduced, and the junction capacitance is greatly reduced.)
技术领域
本发明涉及半导体芯片设计及制造，尤其是一种微型超低电容固体放电管。
背景技术
目前，常规的低压固体放电管(64V以下的)的耐压控制已经可以做到一致性在5V以内，完全可以满足目前客户端的线路要求，然而随着客户应用线路的数据传输速率越来越高，线路板的设计功耗越来越低，所以低电压小体积高集成的固体防护器件的应用越来越广泛，但是同等雷击等级的低电压的固体防护器件的结电容一般都较高25～30pF，因为较高的结电容将对数据传输质量产生影响，结电容将使数字信号的传输产生丢包现象，从而降低数据传输速率。结电容主要受P区扩散浓度与衬底电阻率的影响，一般半导体PN结两端的掺杂浓度越低，势垒展宽越宽，结寄生电容越小。其中常规结构器件以P区扩散浓度与衬底电阻率来控制电压，如图1所示，故寄生结电容值与电压值密切相关，而固体放电管应用则以电压为最主要特性参数，所以当材料电阻率和硼扩浓度固定时该结构中电容为固定参数。该类器件目前最小面积为0.9*0.9，封装外形主要为SMA封装。电容值通常在25～30pF(击穿电压64V，抗1500V雷击)。随着客户线路板集成度的不断提高，为了顺应应用领域的发展，集成了微小面积低电容结构的信号级防护器件应运而生。如图2所示，该结构使用N-埋层在高电阻率的硅衬底中形成较高掺杂浓度区域，从而使相同P扩散浓度时，即保证击穿电压，又大大降低了除埋层以外区域的寄生电容。固定面积下该类器件的电容值通常在5～7pF之间(击穿电压24V，抗600V雷击)。
随着5G网络的发展，包括线路板设计高集成化趋势，的自2018年起客户提出寄生电容15pF以下的产品，且要求器件的外形尺寸要尽可能小(0.6mm*0.6mm)以下，便于能集成封装仅限于SOT-23的贴片封装，而按照目前的低电容结构和面积则无法满足封装需求和客户的应用需求。
发明内容
本发明的目的是针对目前的低电容结构无法实现寄生电容在15pF以下的问题，以及目前芯片面积无法满足微小的SOT-23集成封装要求，客户需求的产品需要将4颗芯片集成封装在SOT-23内，主芯片基岛的最大装片面积是0.6um*0.6um，故依据此要求提出了一种微型超低电容固体放电管。
本发明的技术方案是：
一种微型超低电容固体放电管的制备方法，该固体放电管的上面具有硼基区P，该制备方法包括以下步骤：
S1、在硼基区P制备之前预先布置与该硼基区P单侧部分交叠的磷扩散埋层N-，所述磷扩散埋层N-的深度大于所述硼基区P的深度；
S2、制备硼基区P和硼区P，前述硼区P设置于固体放电管的下面；
S3、在硼基区P内布置第一磷扩散区N+，并且在所述第一磷扩散区N+内布置若干个短路孔形成元胞式阴极；
S4、在固体放电管的下面布置第二磷扩散区N+，前述第二磷扩散区N+与前述硼区P间隔设置，构成固体放电管。
一种微型超低电容固体放电管，该固体放电管的上面设有硼基区P，该硼基区P的单侧设置有部分交叠的磷扩散埋层N-，在所述硼基区P内布置有第一磷扩散区N+，在所述第一磷扩散区N+内布置有若干个短路孔形成元胞式阴极；在所述固体放电管的下面布置有一个硼区P和一个第二磷扩散区N+，前述硼区P和第二磷扩散区N+间隔设置，形成单向芯片阳极结构。
进一步地，该固体放电管的芯片面积为0.5mm*0.5mm—0.6mm*0.6mm，结电容小于6pF。
进一步地，芯片面积为0.56mm*0.56mm。
进一步地，硼基区P和硼区P的结深均为20-25μm；第一磷扩散区N+和第二磷扩散区N+的结深均为10～15μm；。
进一步地，磷扩散埋层N-的埋层结深为40um-45um。
进一步地，第一磷扩散区N+和硼基区P的形状一致且同心设置，第一磷扩散区N+为硼基区P面积的3/4-4/5。
进一步地，短路孔在第一磷扩散区N+内按固定间隔布置为若干行，各行内按固定间隔布置若干个，相邻行的短路孔错位设置。
进一步地，磷扩散埋层N-设置于硼基区P的上侧边、下侧边、左侧边或者右侧边。
进一步地，硼基区P和硼区P的外侧均设有金属层。
本发明的有益效果：
本发明的微型超低电容固体放电管在保证器件通流能力(PN结面积)的同时，将器件面积缩小至0.56mm*0.56mm，结电容降低至6pF以下，满足客户的集成需求。
本发明在原低电容结构设计基础上，在阴极增加N-埋层，从而增加在微小芯片面积的基础上的通流能力。基于该设计，原芯片面积可进行大幅度缩减，进而减小PN结面积，降低结电容。
附图说明
图1是常规的同类型器件结构示意图。
图2是本发明的微型超低电容固体放电管的纵向结构示意图。
图3是本发明微型超低电容固体放电管的正面版图。
图中：1、硼基区P；2、磷扩散埋层N-；3、第一磷扩散区N+；4、短路孔；5、硼区P；6、第二磷扩散区N+。
具体实施方式
下面结合附图和实施例对本发明作进一步的说明。
一种微型超低电容固体放电管，微型芯片面积为0.56mm*0.56mm，如图2、3所示，它包括上面的硼基区P1和下面的硼区P5，在上面的硼基区P1内分别布置一个磷扩散区N+3，形成元胞式阴极；硼基区P1和硼区P5的结深均为20--25μm。在下面布置了一个硼区P5和一个第二磷扩散区N+6，两个区域的位置为独立布局硼区结深均为20--25μm.
本发明中，超低电容的结电容小于6pF。
本发明中，上面硼基区P1和下面硼区P5的外侧均设有金属层；在下面的硼区P和第二磷扩散区N+独立对称分布；第二磷扩散区N+的结深为10～15μm。
如图3所示，本发明中，上面的磷扩散埋层N-2的位置可以在现在位置的对称位置，也可以在相邻位置或者相邻位置的对称位置。
下面的硼区P5和第二磷扩散区N+6的位置可以互换。
该发明的器件耐压参数范围可以覆盖常规的电压范围即从6V-400V范围,版图形状涵盖长方形，正方形，圆形，椭圆形等不同的几何形状。
下表为使用该设计后所制其中一例样品的参数对比表，由下表可见，在常规低电容版其余工艺条件不变的情况下，新增“埋层N-结构和背面硼区和磷区对称结构”，使寄生结电容降低至6pF，且保证8/20μs波形30A电流冲击100％通过，完全满足客户在其SOT-23封装集成3颗芯片的微型高密度要求，从而满足其在高速数据通讯环境下的应用。目前这一微型超低寄生电容工艺水平在行业内比较领先，达到了国外同等水平，填补了国内外微型超低电容固体放电管集成封装技术领域的空白。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。