一种时钟恢复系统电路
阅读说明：本技术 一种时钟恢复系统电路 (Clock recovery system circuit ) 是由 鲍宜鹏 史兴强 杨晓刚 苗韵 傅建军 于 2021-08-03 设计创作，主要内容包括：本发明公开一种时钟恢复系统电路,属于集成电路领域,用于SOC系统时钟的恢复控制,其包括N位多路选择器、异或门、三分之二数字滤波器、M位分频器、三输入或门、G位计数器、L位计数器、比较单元、校准单元、精度单元；本电路可提供脉冲极性可控、软件可控、精度可控、可定时灵活的时钟校准系统；其中,通过极性控制信号SYNCPOL,控制检查边沿。三分之二数字滤波器获得稳定的脉冲信号,用于俘获L位计数器方向和数值,比较单元的结果控制校准的增加或减小的大小,精度单元控制最终校准值。(The invention discloses a clock recovery system circuit, which belongs to the field of integrated circuits and is used for recovery control of SOC system clocks, and the clock recovery system circuit comprises an N-bit multiplexer, an exclusive-OR gate, a two-thirds digital filter, an M-bit frequency divider, a three-input OR gate, a G-bit counter, an L-bit counter, a comparison unit, a calibration unit and a precision unit; the circuit can provide a clock calibration system with controllable pulse polarity, controllable software, controllable precision and flexible timing; wherein the check edge is controlled by a polarity control signal SYNCPOL. The two-thirds digital filter obtains a stable pulse signal for capturing the direction and the value of the L-bit counter, the result of the comparison unit controls the increasing or decreasing size of the calibration, and the precision unit controls the final calibration value.)
技术领域
本发明涉及集成电路技术领域，特别涉及一种时钟恢复系统电路。
背景技术
随着智能可穿戴设备、智能硬件的普及以及物联网的兴起，SOC芯片在消费电子、工业控制、医疗设备以及人工智能等领域得到了广泛应用，随之而来的是SOC芯片应用环境越来越恶劣，导致对SOC芯片的时钟提出了越来越高的要求。
现有对SOC芯片的时钟恢复方法：一、SOC芯片的系统时钟恢复完全依靠PLL或者RC震荡器设计的精度、工艺制程，在一定环境情况下，可以保持频率输出稳定；二、首先测试系统时钟的频率，再将测试的参数值写入存储器中，作用到PLL或RC来确保震荡器上，来确保输出的频率恢复到系统所需频率。
采用现有的第一时钟恢复方法，会有以下缺点：首先，设计结构复杂。譬如，需要增加温度补偿等单元；其次，当温度、电压等环境因素超出设计所包含的范围，就无法恢复。
采用现有的第二类测试方法，会有以下缺点：首先，每次芯片测试，增加了测试的成本；其次，不够灵活，每次环境的变化，就需要重新校准，再将测试的参数值写入存储器中。
发明内容
本发明的目的在于提供一种时钟恢复系统电路，以解决上述的问题。
为解决上述技术问题，本发明提供了一种时钟恢复系统电路，为SOC芯片提供稳定的时钟，所述时钟恢复系统电路包括N位多路选择器、异或门、三分之二数字滤波器、M位分频器、三输入或门、G位计数器、L位计数器、比较单元、校准单元和精度单元；
N位多路选择器选择时钟源，其输出端同时接异或门的一端和G位计数器；异或门的另一端接控制信号SYNCPOL；异或门的输出端接三分之二数字滤波器，三分之二数字滤波器的输出端接M位分频器；
三输入或门的三个输入端分别接G位计数器的输出端、M位分频器的输出端和软件脉冲信号SOFT_PLUS，输出端接L位计数器和校准单元；
比较单元的第一输入端接频率误差限值FILIM，第二输入端接或门的输出端，比较单元的输出端接入校准单元；校准单元与精度单元、系统时钟、L位计数器依次相连，L位计数器输出FEDIR值至校准单元的输入端，L位计数器输出FECAP值至比较单元的第二输入端。
可选的，所述N位多路选择器为整个系统提供不同的时钟源。
可选的，所述异或门能够灵活控制控制信号SYNCPOL的极性，所述时钟恢复系统电路可为系统提供不同沿的检测信号。
可选的，所述三分之二数字滤波器用于滤除任何干扰，使同步信号更加稳定。
可选的，所述M位分频器对输入的同步时钟源进行可编程二进制预分频，以获得合理频率范围的同步信号。
可选的，所述三输入的或门对整个系统起定时控制，并提供软件编程产生的脉冲，或者经过M位分频器的脉冲。
可选的，所述L位计数器是一个L位递减或递增计数器，由系统时钟驱动，用于记录频率误差。
可选的，所述比较单元用于比较软件输入的频率误差限值FILIM与俘获L位计数器的FECAP值。
可选的，所述校准单元用于时钟频率校准，根据比较单元输出的结果以及俘获L位计数器的计数方向，确定校准值的大小。
可选的，所述精度单元用于时钟频率校准精度控制，根据精度的大小，调整校准频率所用的时间，以及校准的频率的精度。
在本发明提供的时钟恢复系统电路，用于SOC系统时钟的恢复控制，其包括N位多路选择器、异或门、三分之二数字滤波器、M位分频器、三输入或门、G位计数器、L位计数器、比较单元、校准单元、精度单元；本电路可提供脉冲极性可控、软件可控、精度可控、可定时灵活的时钟校准系统；其中，通过极性控制信号SYNCPOL，控制检查边沿。三分之二数字滤波器获得稳定的脉冲信号，用于俘获L位计数器方向和数值，比较单元的结果控制校准的增加或减小的大小，精度单元控制最终校准值。
附图说明
图1是本发明提供的时钟恢复系统电路结构示意图；
图2是本发明提供的时钟恢复系统电路的计数行为示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种时钟恢复系统电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种时钟恢复系统电路，为SOC芯片提供稳定的时钟。所述时钟恢复系统电路的结构如图1所示，包括N位多路选择器、异或门、三分之二数字滤波器、M位分频器、三输入或门、G位计数器、L位计数器、比较单元、校准单元和精度单元；N位多路选择器选择时钟源，其输出端同时接异或门的一端和G位计数器；异或门的另一端接控制信号SYNCPOL，控制信号SYNCPOL用于控制输入时钟源的极性，可定制上升沿采样或下降沿采样；异或门的输出端接三分之二数字滤波器，三分之二数字滤波器的输出端接M位分频器；三输入或门的三个输入端分别接G位计数器的输出端、M位分频器的输出端和软件脉冲信号SOFT_PLUS，输出端接L位计数器和校准单元；比较单元的第一输入端接FELIM值，第二输入端接或门的输出端，比较单元的输出端接入校准单元；校准单元与精度单元、系统时钟、L位计数器依次相连，L位计数器输出FEDIR值至校准单元的输入端，L位计数器输出FECAP值至比较单元的第二输入端。
所述N位多路选择器可以控制同步源选择，如GPIO外部输入信号，LSE晶振时钟等；选择后的同步源将异或上极性控制信号，选择上升沿或下降沿俘获数据。所述异或门能够灵活控制控制信号SYNCPOL的极性，所述时钟恢复系统电路可为系统提供不同沿的检测信号。所述三分之二数字滤波器对输入的时钟源进行采集，以获得稳定的同步脉冲信号。所述M位分频器可对同步源进行可编程二进制预分频，以获得合理频率范围内的同步信号。所述三输入或门对整个系统进行定时控制，并提供软件编程产生的脉冲，或者经过M位分频器的脉冲，当芯片环境一定时间内变化不大时，不用一直检测，以节约功耗；也可由软件编程来控制脉冲信号。所述L位计数器是一个L位递减或递增计数器，由系统时钟驱动，用于记录频率误差，所述L位计数器的方向与数值被SYNC信号俘获，被用于比较单元和校准单元。所述比较单元比较SYNC信号脉冲俘获的L位计数器的FECAP值与频率误差限值FILIM，而可软件控制FILIM的值，其计较结果用于控制校准值得大小，俘获的计数方向用于控制校准值增加或减少。最后，由精度单元控制最终校准值，以及判断成功的标志。
图2为所述时钟恢复系统电路的L位计数器计数行为，它是一个频率误差计数器，计数行为有以下几种方式：
方式1，重载阶段：频率误差计数器会在每个SYNC同步事件发生时重载RELOAD值，而RELOAD的值可通过软件灵活配置，合理的RELOAD应根据目标频率与同步源频率之比得出，可根据以下公式：
其中，Ftarget是目标频率，Fsync是同步频率。
方式2，递减阶段：频率误差计数器重载以后，首先进入递减阶段，直至达到零值，此时会生成预期同步事件。
方式3，递增阶段：达到零值后，随后会递增计数，直至到达C*FELIM值，这种情况下最终将停止计数，如果此间没有接受到SYNC脉冲，则会生成MISS(脉冲丢失)事件；其中C是误差限值系数。
当检测到SYNC事件时，频率误差计数器的实际值和方向被俘获为FECAP和FEDIR，当在递减计数阶段期间检测到SYNC脉冲事件，则意味着实际频率小于目标频率，则应校准频率，使之变大。在递增计数期间计数检测到SYNC脉冲事件时，意味着实际频率大于目标频率，则应校准频率，使之变小。
俘获的FECAP值将与一组限值进行比较，比较的结果用于生成状态指示以及控制自动微调。
当频率误差低于容差限值FELIM时，其校准值不作调整，反馈OK事件。
当频率误差高于或等于容差限值FELIM，且小于警告限值A*FELIM时，意味着需要某种微调操作，但只需一步微调，其校准值增加或减小1*X，反馈OK事件；其中A为警告限值系数；X为微调步长系数。
当频率误差高于等于警告限值A*FELIM，且小于危险限值B*FELIM时，意味着需要再强一点的微调操作，其校准值增加或减少2*Y，反馈WARN事件；其中B为危险限值系数，Y为强微调步长系数。
当频率误差高于等于危险限值B*FELIM，且小于误差限值C*FELIM时，意味着需要超强的调整操作，其校准值增加或减少U*Z，反馈SERI_WARN事件；其中C为误差限值系数，U为自定义的步长，一般选取大于或等于3，Z为超强微调步长系数。
精度单元可以定义A，B，C，U，Z，X，Y参数的值，并进行乘法运算，运算的结果用于控制校准精度及校准的次数。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。