阅读说明：本技术 自动生产线产品计数信号产生电路 (Automatic production line product counting signal generating circuit ) 是由 曾晓红 凌云 郭艳杰 王兵 于 2017-11-16 设计创作，主要内容包括：一种自动生产线产品计数信号产生电路,包括计数信号传感器、可控可逆计数器、译码器、抗干扰阈值选择器、RS触发器、振荡器。计数信号传感器输出计数初始脉冲；可控可逆计数器的输入为计数初始脉冲、采样时钟脉冲、加计数限幅控制信号和减计数限幅控制信号,输出为限幅累积计数值；译码器输入为限幅累积计数值,输出为译码输出信号、加计数限幅控制信号和减计数限幅控制信号；抗干扰阈值选择器的输入为译码输出信号,输出为第一置位信号和第二置位信号；RS触发器的输入为第一置位信号和第二置位信号,输出为计数脉冲。所述电路能够滤除产品计数脉冲中单个或者连续的正、负窄脉冲干扰,可以应用在各种需要进行产品计数的生产线。(A counting signal generating circuit for automatic production line products comprises a counting signal sensor, a controllable reversible counter, a decoder, an anti-interference threshold selector, an RS trigger and an oscillator. The counting signal sensor outputs counting initial pulses; the input of the controllable reversible counter is counting initial pulse, sampling clock pulse, counting-up amplitude limiting control signal and counting-down amplitude limiting control signal, and the output is amplitude limiting accumulated count value; the decoder inputs the amplitude limiting accumulated count value and outputs a decoding output signal, an adding counting amplitude limiting control signal and a subtracting counting amplitude limiting control signal; the input of the anti-interference threshold selector is a decoding output signal, and the output is a first set signal and a second set signal; the RS trigger inputs a first set signal and a second set signal and outputs a counting pulse. The circuit can filter single or continuous positive and negative narrow pulse interference in product counting pulses, and can be applied to various production lines needing product counting.)

自动生产线产品计数信号产生电路

本发明专利申请为分案申请，原案申请号为201711133953.5，申请日为2017年11月16日，发明名称为自动生产线产品计数信号产生方法。

技术领域

本发明涉及自动生产线控制领域，尤其是一种自动生产线产品计数信号产生电路。

背景技术

光电式检测计数技术主要是依靠红外线传感器发射出的光线检测在检测通道中的待计数产品，接收传感器由于产品的遮挡而产生脉冲信号，用于进行计数和记录。由于待计数产品的形状不规整、平移或者斜坡滑移的抖动、下落的翻转等原因，造成光电式传感器产生的计数脉冲含有前沿、后沿抖动干扰脉冲，将其直接作为计数脉冲时，会造成计数误差。

线阵CCD/CMOS技术是一种连续数粒方法，CCD/CMOS摄像头可对通道上物料进行扫描计数，达到设定数量时停止供料，与红外传感器技术相比，其计数精度和速度有提高，但成本高。

发明内容

为了解决现有自动生产线产品计数信号产生所存在的问题，本发明提供了一种自动生产线产品计数信号产生电路，包括计数信号传感器、可控可逆计数器、译码器、抗干扰阈值选择器、RS触发器、振荡器。

计数信号传感器输出计数初始脉冲；可控可逆计数器的输入为计数初始脉冲、采样时钟脉冲、加计数限幅控制信号和减计数限幅控制信号，输出为对采样时钟脉冲进行计数的限幅累积计数值；译码器输入为限幅累积计数值，输出为译码输出信号、加计数限幅控制信号和减计数限幅控制信号；抗干扰阈值选择器的输入为译码输出信号，输出为第一置位信号和第二置位信号；RS触发器的输入为第一置位信号和第二置位信号，输出为计数脉冲；振荡器输出采样时钟脉冲。

所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数；可控可逆计数器的功能是，由计数初始脉冲的电平状态以及加计数限幅控制信号、减计数限幅控制信号控制处于加计数状态，或者处于减计数状态，或者处于限幅保持状态。

当计数初始脉冲的电平状态为加计数控制状态且加计数限幅控制信号无效时，可控可逆计数器处于加计数状态；当计数初始脉冲的电平状态为减计数控制状态且减计数限幅控制信号无效时，可控可逆计数器处于减计数状态；否则可控可逆计数器处于限幅保持状态。

译码器的功能是，对限幅累积计数值进行译码得到N+1个译码输出信号；所述N+1个译码输出信号由y0、y1、……、yN组成，y0、y1、……、yN中有且仅有一个有效；所述y0、y1、……、yN中的有效信号与限幅累积计数值中的0、1、……、N一一对应；当可控可逆计数器的输出大于N时，N+1个译码输出信号中的yN有效；当译码输出信号中的yN有效时，加计数限幅控制信号有效；当译码输出信号中的y0有效时，减计数限幅控制信号有效。

抗干扰阈值选择器的功能是，当yN及与N-XU个与yN相邻的译码输出信号中有一个有效时，则令第一置位信号有效；当y0及与XD个与y0相邻的译码输出信号中有一个有效时，则令第二置位信号有效；所述XU为抗干扰上限阈值，为大于N/2且小于等于N的整数；XD为抗干扰下限阈值，为大于等于0且小于N/2的整数。

RS触发器的功能是，输入的第一置位信号有效且第二置位信号无效时，将计数脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将计数脉冲置为0；输入的第一置位信号和第二置位信号均无效时，计数脉冲状态不变。RS触发器的功能或者是，输入的第一置位信号有效且第二置位信号无效时，将计数脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将计数脉冲置为1；输入的第一置位信号和第二置位信号均无效时，计数脉冲状态不变。

可逆限幅计数器由具有单时钟输入的可逆计数器和限幅及加减控制电路组成；所述可逆计数器具有加减控制输入端和使能输入端。

本发明的有益效果是：所述电路能够自动滤除产品计数脉冲信号中的正窄脉冲干扰和负窄脉冲干扰，也能够滤除连续的正脉冲干扰或者是连续的负脉冲干扰；滤除连续脉冲干扰的效果能够通过调节可控可逆计数器的上限幅值，或者是改变抗干扰上限阈值、抗干扰下限阈值的大小进行调节。

附图说明

图1为自动生产线产品计数信号产生电路实施例；

图2为计数信号传感器实施例；

图3为N＝6时可控可逆计数器实施例；

图4为N＝6时译码器和抗干扰阈值选择器实施例；

图5为RS触发器实施例；

图6为振荡器实施例；

图7为N＝6时针对计数脉冲的抗干扰效果示意图。

具体实施方式

以下结合附图对本发明作进一步说明。

如图1所示为自动生产线产品计数信号产生电路实施例。图1中，计数信号传感器100输出计数初始脉冲P1；可控可逆计数器101的输入为计数初始脉冲P1、采样时钟脉冲CLK、加计数限幅控制信号KU和减计数限幅控制信号KD，输出为限幅累积计数值X1，限幅累积计数值X1的上、下限幅值分别为N、0；译码器102输入为限幅累积计数值X1，输出为译码输出信号X2、加计数限幅控制信号KU和减计数限幅控制信号KD；抗干扰阈值选择器103的输入为译码输出信号X2，输出为第一置位信号SE1和第二置位信号RE1；RS触发器104的输入为第一置位信号SE1和第二置位信号RE1，输出为计数脉冲P2；振荡器105输出采样时钟脉冲CLK。

下面的自动生产线产品计数信号产生电路实施例中，N＝6。

图2为计数信号传感器实施例，采用欧姆龙对射式光电开关，投光器201的型号为E3ZG-T61-S；受光器202的型号为E3ZG-T61-S，其输出端OUT1采用NPN三极管集电极开路输出，电阻R201为其集电极电阻，数粒初始脉冲P1从受光器202的OUT1端输出。图2中，+VCC为光电开关的供电电源，GND为公共地。计数信号传感器也可以采用其他对射式光电开关或光幕传感器，光电开关或光幕传感器的脉冲输出形式也可以是其他形式的输出类型。计数信号传感器安装在被计数产品经过的通道上；所述通道可以是单列的产品输送带通道，也可以是产品的斜坡滚落通道或者落下通道，等等。

图3为N＝6时可控可逆计数器的实施例。图3中，T触发器FF1、FF2、FF3和非门FN1，与门FA4、FA5、FA6、FA7，或门FO1、FO2组成可逆计数器，与非门FA1、FA2、FA3组成限幅及加减控制电路，他们共同组成可控可逆计数器；T触发器FF1、FF2、FF3的触发输入CP均为下降沿有效。计数初始脉冲P1的电平状态包括高电平和低电平，图3实施例中，P1的高电平、低电平状态分别为加计数控制状态、减计数控制状态。也可以令P1的高电平、低电平状态分别为减计数控制状态、加计数控制状态。

图3的可逆计数器输入中，CE来自限幅及加减控制电路输出，x11、x12及其反相输入信号来自T触发器FF1、FF2的同相及反相输出端；计数初始脉冲P1和采样时钟脉冲CLK来自可控可逆计数器外部；CE为可逆计数器的使能输入端，P1接至的输入端为可逆计数器的加减控制输入端。当CE＝0时，与门FA4、FA5、FA6、FA7全部输出为0，使或门FO1、FO2全部输出为0，FF1、FF2、FF3的T输入端全部为0，可逆计数器保持输出不变。当CE＝1、P1为1时，T触发器FF1的T输入端为1，变为T′触发器；P1使与门FA4、FA6开放，FF2的T输入端在x11等于1时为1、FF3的T输入端在x11、x12同时等于1时为1，可逆计数器工作在同步加计数状态，即可控可逆计数器在采样时钟脉冲CLK的下降沿进行加计数。当CE＝1、P1为0时，T触发器FF1的T输入端为1，变为T′触发器；P1通过非门FN1使与门FA5、FA7开放，FF2的T输入端在x11等于0时为1、FF3的T输入端在x11、x12同时等于0时为1，可逆计数器工作在同步减计数状态，即可控可逆计数器在采样时钟脉冲CLK的下降沿进行减计数。令P1经过反相器接至图3中的可逆计数器的加减控制输入端时，P1的高电平、低电平分别控制可控可逆计数器处于减计数状态、加计数状态。

图3限幅及加减控制电路的输入信号加计数限幅控制信号KU、减计数限幅控制信号KD和计数初始脉冲P1全部来自可控可逆计数器外部，加计数限幅控制信号KU和减计数限幅控制信号KD均低电平有效，即KU为0时进行加计数限幅，KD为0时进行减计数限幅。当P1为1、KU为0时，与非门FA1输出低电平，与门FA3输出低电平，CE＝0；或者是当P1为0、KD为0时，与非门FA2输出低电平，与门FA3输出低电平，CE＝0。当CE为0时，可控可逆计数器处于限幅保持状态，在采样时钟脉冲CLK的下降沿不计数。

图3中，T触发器FF3、FF2、FF1只在他们的时钟输入端CP输入的采样时钟脉冲CLK的下降沿时刻，由P1的状态来控制其是否进行计数以及进行加计数还是减计数；在CLK的非下降沿时刻，P1的变化不影响FF3、FF2、FF1输出的x13、x12、x11。可控可逆计数器的输出由采样时钟脉冲下降沿时刻的P1值来控制改变，即可控可逆计数器的输出与采样时钟脉冲下降沿时刻P1的采样值相关，受采样时钟脉冲下降沿时刻P1的采样值控制。可控可逆计数器的输出也可以由采样时钟脉冲上升沿时刻的P1值来控制改变。

图3中的T触发器可以使用JK触发器或者D触发器构成，例如，将JK触发器的J、K输入端并联作为T输入端。N为其他数值时，可以增减图3中T触发器的数量及相应电路、改变限幅及加减控制电路来实现。可控可逆计数器也可以采用74HC191、CD4516等可逆计数器结合门电路组成。

译码器的功能是，对限幅累积计数值进行译码得到N+1个译码输出信号；N+1个译码输出信号由y0、y1、……、yN组成，y0、y1、……、yN中有且仅有一个有效；y0、y1、……、yN中的有效信号与限幅累积计数值中的0、1、……、N一一对应；当可控可逆计数器的输出大于N时，N+1个译码输出信号中的yN有效。图4为N＝6时译码器和抗干扰阈值选择器实施例。FD1为3线—8线译码器74HC138，FA0为与门，FD1和FA0共同组成译码器。限幅累积计数值X1的3位二进制输出x13、x12、x11分别连接至FD1的3位地址输入端A2、A1、A0，FD1的3个使能输入端E1、E2、E3分别输入0、0、1，FD1工作在译码状态。X2有7个译码输出信号，其中的y0、y1、y2、y3、y4、y5分别直接从FD2的译码输出端

输出，y6从与门FA0的输出端输出，与门FA0的2个输入端分别连接至FD1的

输出端；当限幅累积计数值X1等于N，即等于6时，以及限幅累积计数值X1大于N，即等于7的超限输出状态时，均为yN，即y6有效。全部为低电平有效的y0、y1、y2、y3、y4、y5、y6组成译码输出信号X2，y0、y1、y2、y3、y4、y5、y6分别与限幅累积计数值X1的0、1、2、3、4、5、6一一对应。限幅累积计数值X1的超限输出状态只有X1＝7，与FD1的译码输出端信号对应；可控可逆计数器的超限状态只有在系统启动时的初始状态有可能出现，可控可逆计数器经减计数进入正常限幅计数区间后，输出的超限状态不会再出现。译码器的功能可以采用1片或者多片译码器芯片，或者是门电路组成的组合逻辑电路实现。

图4中，译码输出信号中的y6同时作为加计数限幅控制信号KU输出；当限幅累积计数值X1达到N，即等于6时，以及X1大于N，即处于超限输出状态时，KU＝0，控制可控可逆计数器不再进行加计数。译码输出信号中的y0同时作为减计数限幅控制信号KD输出；当限幅累积计数值X1达到0，即等于0时，KD＝0，控制可控可逆计数器不再进行减计数。实现的功能是，当译码输出信号中的yN有效时，加计数限幅控制信号KU有效；当译码输出信号中的y0有效时，减计数限幅控制信号KD有效。

抗干扰阈值选择器的功能是，当yN及与N-XU个与yN相邻的译码输出信号中有一个有效时，则令第一置位信号有效；当y0及与XD个与y0相邻的译码输出信号中有一个有效时，则令第二置位信号有效。N等于6时，抗干扰上限阈值XU的取值范围为4、5、6，抗干扰下限阈值XD的取值范围为0、1、2。图4中，由与非门FA8、FA9组成抗干扰阈值选择器实施例，y6、y5连接至与非门FA8的输入端，只要限幅累积计数值X1大于等于5，即y6及与y6相邻的1个译码输出信号y5之中的任何1个有效，则第一置位信号SE1有效，此时抗干扰上限阈值XU等于5；将y0连接至与非门FA9的输入端(此时FA9起非门作用)，只有限幅累积计数值X1等于0时，y0有效，第二置位信号RE1才有效，此时抗干扰下限阈值XD等于0。改变连接至与非门FA8输入端的译码输出信号数量，只将y6连接至与非门FA8的输入端时，只有限幅累积计数值X1大于等于6，即y6有效，第一置位信号SE1有效，此时抗干扰上限阈值XU等于6；将y6、y5、y4连接至与非门FA8的输入端时，只要限幅累积计数值X1大于等于4，即y6及与y6相邻的2个译码输出信号y5、y4之中的任何1个有效，则第一置位信号SE1有效，此时抗干扰上限阈值XU等于4；将y0、y1连接至与非门FA9的输入端时，只要限幅累积计数值X1小于等于1，即y0及与y0相邻的1个译码输出信号y1之中的任何1个有效，则第二置位信号RE1有效，此时抗干扰下限阈值XD等于1；将y0、y1、y2连接至与非门FA9的输入端时，只要限幅累积计数值X1小于等于2，即y0及与y0相邻的2个译码输出信号y1、y2之中的任何1个有效，则第二置位信号RE1有效，此时抗干扰下限阈值XD等于1。

图4中，第一置位信号SE1、第二置位信号RE1高电平有效；与非门FA8、FA9改成与门，第一置位信号SE1、第二置位信号RE1变成低电平有效。选择yN及与N-XU个与yN相邻的译码输出信号中有一个有效，则令第一置位信号有效，以及选择y0及与XD个与y0相邻的译码输出信号中有一个有效，则令第二置位信号有效均为或逻辑；在本实施例中，译码器的输出为低电平有效，抗干扰阈值选择器采用与逻辑门来实现上述或逻辑功能。当译码器的输出为高电平有效时，抗干扰阈值选择器可以采用或门、或非门实现上述或逻辑功能。

图5为RS触发器实施例。图5中，或非门FO3、FO4组成RS触发器，第一置位信号SE1和第二置位信号RE1均高电平有效；第一置位信号SE1为RS触发器的置位信号，第二置位信号RE1为RS触发器的复位信号；计数脉冲P2从RS触发器的同相输出端输出。当SE1有效、RE1无效时，将从同相输出端FO4输出的计数脉冲P2置为1；SE1无效、RE1有效时，将计数脉冲P2置为0；当SE1和RE1均无效时，计数脉冲P2的状态不变。计数脉冲P2也可以从反相输出端，即或非门FO3输出端输出。RS触发器也可以采用其他形式的RS触发器。

图6为振荡器实施例。图6中，CMOS非门FN2和FN3、电阻R97、电容C97组成多谐振荡器，采样时钟脉冲CLK从FN3输出端输出。CLK的频率通过调整电阻R97、电容C97的值来改变。振荡器还可以采用其他类型的多谐振荡器。

设上述N＝6的实施例中，抗干扰上限阈值XU取值为5，抗干扰下限阈值XD取值为0；即当限幅累积计数值X1大于等于5时，输出SE1为高电平，将计数脉冲P2置为1；当限幅累积计数值X1小于等于0时，输出RE1为高电平，将计数脉冲P2置为0。

图7为N＝6时针对计数脉冲的抗干扰效果示意图。图7中给出了15个采样时钟脉冲CLK对计数初始脉冲P1的采样值P1*，每个采样点的限幅累积计数值X1，以及得到的计数脉冲P2。采样值P1*为采样时钟脉冲CLK计数边沿时计数初始脉冲P1的值；由计数初始脉冲的2种状态分别控制可控可逆计数器对采样时钟脉冲CLK进行加计数或者减计数，实质是由采样时钟脉冲CLK计数边沿时计数初始脉冲P1的值分别控制可控可逆计数器对采样时钟脉冲CLK进行加计数或者减计数。设在图7中CLK的采样点1之前CLK对计数初始脉冲P1的6个采样值P1*均为0，计数脉冲P2为0。图7中，计数初始脉冲P1在CLK的采样点2前至采样点3后出现了正脉冲干扰，导致X1在采样点2、采样点3采样得到P1*的干扰值1；计数初始脉冲P1在CLK的采样点4至采样点5之间出现了正窄脉冲干扰，但该正窄脉冲宽度小于采样周期且处于2个采样点之间，未影响采样结果，即采样过程自动滤除了该正窄脉冲干扰。计数初始脉冲P1在CLK的采样点6之后开始从0变1，从0变1过程中出现了2次边沿抖动，其中的第2个正窄脉冲抖动干扰被采样过程自动滤除，采样点7、采样点8的值分别为1、0。图7中，在时钟脉冲CLK的采样点1至采样点15得到的采样值P1*、计数脉冲P2和限幅累积计数值X1见表1。

表1采样点1-15的采样值P1*、限幅累积计数值X1和计数脉冲P2

观察表1中采样点的情况，在采样点1，X1小于等于XD，RE1有效，SE1无效，将P2置为0；在采样点2-4，X1大于XD且小于XU，SE1、RE1均无效，P2维持为0；在采样点5-6，X1小于等于XD，RE1有效，SE1无效，P2置为0；在采样点7，X1大于XD且小于XU，SE1、RE1均无效，P2维持为0；在采样点8，X1小于等于XD，RE1有效，SE1无效，P2置为0；在采样点9-12，X1大于XD且小于XU，SE1、RE1均无效，P2维持为0；在采样点13-15，X1大于等于XU，SE1有效，RE1无效，P2置为1。N＝6时，可控可逆计数器的计数区间为0-N；在表1中的采样点5，X1已经达到了下限幅值0，在采样点6，P1*＝0(即此时的P1＝0)，X1也不再进行减计数，X1维持为下限幅值0；在采样点14，X1已经达到了上限幅值6，在采样点15，P1*＝1(即此时的P1＝1)，X1也不再进行加计数，X1维持为上限幅值6。

图7给出的是计数信号产生电路在计数初始脉冲P1为0时的抗正脉冲干扰效果，以及计数初始脉冲P1由0变为1的条件与过程。计数信号产生电路在计数初始脉冲P1为1时的抗负脉冲干扰效果，以及计数初始脉冲P1由1变为0的条件与过程，与计数初始脉冲P1为0时的抗正脉冲干扰效果，以及计数初始脉冲P1由0变为1的条件与过程相同。

设在时钟脉冲CLK的采样点31之前CLK对计数初始脉冲P1的6个采样值P1*均为1，计数脉冲P2为1。采样点31至采样点45得到的采样值P1*、限幅累积计数值X1和计数脉冲P2见表2。

表2采样点31-45的采样值P1*、限幅累积计数值X1和计数脉冲P2

观察表2中采样点的情况，在采样点31-32，X1大于等于XU，SE1有效，RE1无效，P2置为1；在采样点33，X1大于XD且小于XU，SE1、RE1均无效，P2维持为1；在采样点34，X1大于等于XU，SE1有效，RE1无效，P2置为1；在采样点35-42，X1大于XD且小于XU，SE1、RE1均无效，P2维持为1；由于在采样点31-42之间，采样值P1*处于0多1少状态，可控可逆计数器累积计数的结果是限幅累积计数值X1趋向于减小，到采样点43，X1小于等于XD，RE1有效，SE1无效，P2置为0；在采样点44-45，X1小于等于XD，RE1有效，SE1无效，P2置为0。在表2中的采样点43，X1已经达到了下限幅值0，在采样点44-45，P1*＝0(即此时的P1＝0)，X1也不再进行减计数，X1维持为下限幅值0。

在本N＝6的实施例中，计数脉冲P2与计数初始脉冲P1之间为同相关系。如果将可控可逆计数器的功能改为：P1＝1时，可控可逆计数器进行减计数；P1＝0时，可控可逆计数器进行加计数，则计数脉冲P2与计数初始脉冲P1之间为反相关系。或者是在图6中将计数脉冲P2改为从或非门FO3输出，则功能改变为，当SE1有效、RE1无效时，将计数脉冲P2置为0；当SE1无效、RE1有效时，将计数脉冲P2置为1；当SE1和RE1均无效时，计数脉冲P2的状态不变；此时计数脉冲P2与计数初始脉冲P1之间为反相关系。如果同时进行上述修改，则计数脉冲P2与计数初始脉冲P1之间为同相关系。

以计数脉冲P2与计数初始脉冲P1之间为同相关系为例，从表1、表2及电路的工作原理可以得出结论，由于可控可逆计数器具有累积效应，当计数初始脉冲P1的采样值在一段时间之内1的数量多于0的数量时，限幅累积计数值X1会趋向增大，使X1大于等于XU并将计数脉冲P2置为1；当计数初始脉冲P1的采样值在一段时间之内0的数量多于1的数量时，限幅累积计数值X1会趋向减小，使X1小于等于XD并将计数脉冲P2置为0；该特性使本发明电路的可控可逆计数器具有自启动能力，限幅作用及计数初始脉冲P1采样值P1*中的0，会使可控可逆计数器进入正常的限幅计数区间进行限幅加减计数。

由于抗干扰上限阈值XU为大于N/2且小于等于N的整数，抗干扰下限阈值XD为大于等于0且小于N/2的整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，RS触发器的输出不会出现逻辑状态不确定的情况。

以计数脉冲P2与计数初始脉冲P1之间为同相关系为例做进一步的说明。当计数初始脉冲P1使限幅累积计数值X1小于等于抗干扰下限阈值XD，计数脉冲P2置为0后，只要限幅累积计数值X1一直小于抗干扰上限阈值XU，则计数脉冲P2不会变为1；当计数初始脉冲P1使限幅累积计数值X1大于等于抗干扰上限阈值XU，计数脉冲P2置为1后，只要限幅累积计数值X1一直大于抗干扰下限阈值XD，则计数脉冲P2不会变为0。当P1、P2都为低电平时，只要在P1中出现的正脉冲使P1采样值中连续出现大于等于XU个为1的值，或者是，在连续XU+2个P1采样值中出现XU+1个为1的值，等等，则能够从P2输出与该P1中正脉冲相对应的正脉冲；当P1、P2都为高电平时，只要在P1中出现的负脉冲使P1采样值中连续出现大于等于N-XD个为0的值，或者是，在连续N-XD+2个P1采样值中出现N-XD+1个为0的值，等等，则能够从P2输出与该P1中负脉冲相对应的负脉冲。当计数初始脉冲P1由0变为1后，计数脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的加计数延迟，才能使限幅累积计数值X1大于等于抗干扰上限阈值XU，将P2置1；当计数初始脉冲P1由1变为0后，计数脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的减计数延迟，才能使限幅累积计数值X1小于等于抗干扰下限阈值XD，将P2置0。当抗干扰上限阈值XU的取值越大时，计数脉冲P2从0变1的条件更加苛刻，电路的低电平抗正脉冲干扰效果更好；当抗干扰下限阈值XD的取值越小时，计数脉冲P2从1变0的条件更加苛刻，电路的高电平抗负脉冲干扰效果更好。当N的取值变大时，计数信号产生电路将计数脉冲P2从0变1，以及从1变0的条件变严格，抗干扰效果变好，但计数脉冲P2相对于计数初始脉冲P1的延迟时间变大；当N的取值变小时，计数信号产生电路将计数脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但计数脉冲P2相对于计数初始脉冲P1的延迟时间变小。

采样时钟脉冲的周期要根据计数初始脉冲P1的脉冲宽度、变化速度和干扰脉冲的宽度确定。例如，若某生产线上的计数初始脉冲P1脉冲宽度至少有10ms，其抖动干扰通常不超过计数初始脉冲P1脉冲宽度的十分之一，因此，可以选择采样时钟脉冲的周期为1ms左右，N在3至7范围内取值。

计数信号产生电路中可控可逆计数器、抗干扰阈值选择器、译码器、RS触发器、振荡器中的全部，或者是部分功能可以采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。

除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。