半导体装置
阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 石逸群 叶顺闵 于 2019-09-04 设计创作，主要内容包括：本发明公开了一种半导体装置,半导体装置包括一基底、一第一III-V族化合物层、一栅极、多个以高积集度排列设置的漏极沟槽以及至少一漏极。基底具有一第一侧以及与第一侧相反的一第二侧。第一III-V族化合物层设置在基底的第一侧。栅极设置在第一III-V族化合物层上。各漏极沟槽自基底的第二侧朝向第一侧延伸而贯穿基底,且多个漏极沟槽规则排列设置。漏极设置在多个漏极沟槽中的至少一个中。(The invention discloses a semiconductor device, which comprises a substrate, a first III-V compound layer, a grid, a plurality of drain electrode grooves arranged in a high-integration arrangement mode and at least one drain electrode. The substrate has a first side and a second side opposite to the first side. A first III-V compound layer is disposed on a first side of the substrate. A gate is disposed on the first III-V compound layer. Each drain electrode groove extends from the second side of the substrate to the first side and penetrates through the substrate, and the drain electrode grooves are regularly arranged. A drain is disposed in at least one of the plurality of drain trenches.)
技术领域
本发明涉及一种半导体装置，特别涉及一种具有漏极沟槽的半导体装置。
背景技术
III-V族化合物因为其半导体特性而可应用在形成许多种类的集成电路装置，例如高功率场效应晶体管、高频晶体管或高电子迁移率晶体管(high electron mobilitytransistor，HEMT)。近年来，氮化镓(GaN)系列的材料因为拥有比较宽能隙与饱和速率高的特点而适合应用在高功率与高频率产品。氮化镓系列的半导体装置因为材料本身的压电效应产生二维电子气(2DEG)，其电子速度以及密度均比较高，故可用以增加切换速度。然而，随着相关半导体装置的效能要求越来越高，需须持续通过结构和/或制造工艺上的设计改变来提高晶体管的密度和/或提高半导体装置的电性表现用以满足产品需求。
发明内容
本发明提供了一种半导体装置，利用在基底的背侧设置漏极沟槽以及位于漏极沟槽中的漏极，借此达到提高晶体管密度的效果。此外，多个漏极沟槽可规则排列设置，借此提高各漏极沟槽的制造工艺均匀性，进而达到改善制造工艺合格率和/或提高整体电性表现的效果。
根据本发明的一实施例，本发明提供了一种半导体装置，包括一基底、一第一III-V族化合物层、一栅极、多个以高积集度排列设置的漏极沟槽以及至少一漏极。基底具有一第一侧以及与第一侧相反的一第二侧。第一III-V族化合物层设置在基底的第一侧。栅极设置在第一III-V族化合物层上。各漏极沟槽自基底的第二侧朝向第一侧延伸而贯穿基底，且多个漏极沟槽规则排列设置。漏极设置在多个漏极沟槽中的至少一个中。
附图说明
图1所示为本发明第一实施例的半导体装置的示意图。
图2所示为本发明一实施例的半导体装置中的漏极沟槽的排列状况示意图。
图3所示为本发明另外一实施例的半导体装置中的漏极沟槽的排列状况示意图。
图4所示为本发明又一实施例的半导体装置中的漏极沟槽的排列状况示意图。
图5所示为本发明第二实施例的半导体装置的示意图。
图6所示为本发明第三实施例的半导体装置的示意图。
图7所示为本发明第四实施例的半导体装置的示意图。
图8所示为本发明第五实施例的半导体装置的示意图。
图9所示为本发明第六实施例的半导体装置的示意图。
图10所示为本发明第七实施例的半导体装置的示意图。
图11所示为本发明第八实施例的半导体装置的示意图。
图12所示为本发明第九实施例的半导体装置的示意图。
其中，附图标记说明如下：
10 基底
10A 第一侧
10B 第二侧
12 缓冲层
14 第二III-V族化合物层
16 第一III-V族化合物层
16A 第三侧
16B 第四侧
18 第三III-V族化合物层
18V 开口
20 氮化物层
22 栅极介电层
24 隔离结构
30 第一导电层
31 第二导电层
32 绝缘层
40 第七III-V族化合物层
42 第四III-V族化合物层
44 第五III-V族化合物层
50 第六III-V族化合物层
101-109 半导体装置
CS1 接触结构
CS2 背部接触结构
D1 第一方向
D2 第二方向
DE 漏极
GE 栅极
P1 第一部分
P2 第二部分
P3 第三部分
SE 源极
TA 晶体管单位区域
TR1 漏极沟槽
TR2 接触沟槽
TR3 沟槽
TR4 栅极沟槽。
具体实施方式
以下本发明的详细描述已披露足够的细节用以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式以及细节上的各种改变与修改。
在本文中使用术语“在…上”、“在…上方”和/或“在…之上”等的含义应当以最宽方式被解读，用以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
此外，为了方便描述，可以在本文使用诸如“在…之下”、“在…下方”、“在…下”、“在…之上”、“在…上方”、“在…上”等的空间相对术语来描述如附图所示的一个组件或特征与另外一个组件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或处在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
在本文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸镀、化学气相沉积、外延生长、电镀等。
在本文中对“一个实施例”、“实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都会在相关领域的技术人员的知识范围内。
请参阅图1。图1所示为本发明第一实施例的半导体装置的示意图。如图1所示，本实施例提供了一种半导体装置101。半导体装置101包括一基底10、一第一III-V族化合物层16、一栅极GE、至少一漏极沟槽TR1以及至少一漏极DE。基底10具有一第一侧10A与一第二侧10B，而第一侧10A与第二侧10B可被视为基底10在厚度方向(例如图1中所示的第一方向D1)上互为相对和/或相反的两侧，但并不以此为限。第一III-V族化合物层16可设置在基底10的第一侧10A，而栅极GE可设置在第一III-V族化合物层16上。各漏极沟槽TR1可自基底10的第二侧10B朝向第一侧10A延伸而贯穿基底10，而漏极DE可设置在漏极沟槽TR1中。
请参阅图1、图2、图3以及图4。图2所示为本发明一实施例的半导体装置中的漏极沟槽TR1的排列状况示意图，图3所示为本发明另外一实施例的半导体装置中的漏极沟槽TR1的排列状况示意图，而图4所示为本发明又一实施例的半导体装置中的漏极沟槽TR1的排列状况示意图。如图1与图2所示，在一些实施例中，半导体装置101可包括多个以高积集度排列设置的漏极沟槽TR1且多个漏极沟槽TR1可规则排列设置，而漏极DE可设置在多个漏极沟槽TR1中的至少一个中。举例来说，在一些实施例中，各漏极沟槽TR1可包括一条状沟槽，且多个漏极沟槽TR1可沿同一方向延伸且彼此互相平行(如图2所示状况)。此外，多个漏极DE可分别设置在对应的漏极沟槽TR1中，或者一个漏极DE可设置在多个漏极沟槽TR1中。换句话说，设置在不同漏极沟槽TR1中的漏极DE可彼此相连或彼此互相分离。此外，在一些实施例中，半导体装置101也可包括多个栅极GE，而各栅极GE可与一个漏极DE对应设置，但并不以此为限。值得说明的是，通过规则排列的漏极沟槽TR1的设计，可使得形成漏极沟槽TR1的制造工艺均匀性(例如漏极沟槽TR1的深度均匀性)提高，进而可使得形成在漏极沟槽TR1中的漏极DE所对应的多个半导体组件(例如晶体管)之间的电性均匀性获得改善。此外，在一些实施例中，如图1与图3所示，各漏极沟槽TR1可包括一条状沟槽，且多个漏极沟槽TR1可互相交错且彼此连接。在一些实施例中，如图1与图4所示，多个漏极沟槽TR1可彼此分离，且至少部分的漏极沟槽TR1可以一六角形方式排列，例如图4中六个漏极沟槽TR1的中心相连而成一六角形，但并不以此为限。值得说明的是，本发明的漏极沟槽TR1的排列方式并不以上述图2到图4的状况为限而也可视需要以其他类型的方式排列设置。
进一步说明，如图1所示，在一些实施例中，半导体装置101可还包括一缓冲层12、一第二III-V族化合物层14、一氮化物层20、一栅极介电层22以及一源极SE。缓冲层12可设置在基底10与第一III-V族化合物层16之间，而第二III-V族化合物层14可设置在缓冲层12与第一III-V族化合物层16之间。氮化物层20可设置在基底10的第一侧10A，且至少部分的氮化物层20可位于栅极GE与第一III-V族化合物层16之间。源极SE可设置在基底10的第一侧10A，且至少部分的第一III-V族化合物层16可位于源极SE与第二III-V族化合物层14之间。在一些实施例中，缓冲层12、第二III-V族化合物层14、第一III-V族化合物层16以及氮化物层20可在第一方向D1上依序堆栈设置在基底10上，而漏极沟槽TR1可还贯穿缓冲层12且部分设置在第二III-V族化合物层14中。此外，源极SE可贯穿氮化物层20而部分设置在第一III-V族化合物层16中，且源极SE可在水平方向(例如图1中所示的第二方向D2)上位于栅极GE的两侧和/或围绕栅极GE，但并不以此为限。在一些实施例中，栅极GE与源极SE可设置在一晶体管单位区域TA之内，且至少一个漏极沟槽TR1可设置在晶体管单位区域TA之内。晶体管单位区域TA可为单一个晶体管所在的区域，但并不以此为限。换句话说，单一个晶体管可对应一个或多个漏极沟槽TR1，通过以高积集度排列设置的漏极沟槽TR1可降低当单一个漏极沟槽TR1发生制造工艺问题时对晶体管电性表现的影响程度。
在一些实施例中，基底10可包括硅基底、碳化硅(SiC)基底、蓝宝石(sapphire)基底或其他适合材料所形成的基底，而缓冲层12可包括用来帮助在基底10上以外延成长方式形成III-V族化合物层的缓冲材料，故缓冲层12的材料可包括例如氮化镓、氮化铝镓(aluminum gallium nitride，AlGaN)或其他适合的缓冲材料。此外，第一III-V族化合物层16与第二III-V族化合物层14可包括氮化镓(gallium nitride，GaN)、氮化铟镓(indiumgallium nitride，InGaN)和/或其他适合的III-V族化合物半导体材料。在一些实施例中，III-V族化合物半导体层14可包括单层或多层的上述III-V族化合物材料。在一些实施例中，第一III-V族化合物层16与第二III-V族化合物层14可为同一种III-V族化合物材料但具有不同的掺杂浓度。举例来说，第一III-V族化合物层16可包括一N型轻掺杂(lightlydoped)氮化镓层，而第二III-V族化合物层14可包括一N型重掺杂(heavily doped)氮化镓层，但并不以此为限。N型掺杂物可包括硅、锗或其他适合的掺杂物。此外，氮化物层20可当作半导体装置中的阻挡层(barrier layer)或盖层，当作阻挡层时可利用氮化铝镓、氮化铝铟(aluminum indium nitride，AlInN)和/或氮化铝(alumium nitride，AlN)等材料来形成氮化物层20，而当作盖层时可利用氮化铝镓、氮化铝、氮化镓和/或氮化硅等材料来形成氮化物层20，但并不以此为限。此外，氮化物层20也可包括单层或多层的III族氮化物材料。
在一些实施例中，栅极介电层22可包括单层或多层的介电材料例如氮化硅(例如Si3N4)、氧化硅(例如SiO2)、氧化铝(例如Al2O3)、氧化铪(例如HfO2)、氧化镧(例如La2O3)、氧化镥(例如Lu2O3)、氧化镧镥(例如LaLuO3)或其他适合的介电材料，但并不以此为限。此外，栅极GE、源极SE与漏极DE可分别包括金属导电材料或其他适合的导电材料。上述的金属导电材料可包括金(Au)、钨(W)、钴(Co)、镍(Ni)、钛(Ti)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、钯(Pd)、铂(Pt)、上述材料的化合物、复合层或合金，但并不以此为限。举例来说，漏极DE可利用部分形成在漏极沟槽TR1中且部分形成在漏极沟槽TR1之外的第一导电层30所形成，而第一导电层30可包括单层或多层的上述导电材料。因为半导体装置101中的源极SE与栅极GE可设置在第一III-V族化合物层16的前侧(例如图1中所示的第三侧16A)而漏极DE可设置在第一III-V族化合物层16的背侧(例如图1中所示的第四侧16B)，故半导体装置101可被视为一垂直式晶体管结构，例如垂直式的氮化镓高电子迁移率晶体管(high electronmobility transistor，HEMT)，但并不以此为限。通过垂直式晶体管结构的设计，可缩小各晶体管所占面积，进而达到提高晶体管密度的效果。此外，通过漏极沟槽TR1的设计，可利用相对成本比较低的基底10(例如硅基底)进行外延工艺来形成III-V族化合物层而非直接使用成本比较高的III-V族化合物基底(例如氮化镓基底)，故有助降低生产成本而提高产品竞争力。
在一些实施例中，半导体装置101可还包括一第三III-V族化合物层18设置在基底10的第一侧10A，且至少部分的第一III-V族化合物层16可位于第三III-V族化合物层18与第二III-V族化合物层14之间。举例来说，第三III-V族化合物层18可设置在第一III-V族化合物层16中，且第三III-V族化合物层18可具有一开口18V在第一方向D1上与栅极GE对应设置。在此状况下，第一III-V族化合物层16的第一部分P1可位于第三III-V族化合物层18与第二III-V族化合物层14之间，第一III-V族化合物层16的第二部分P2可位于开口18V中，而第一III-V族化合物层16的第三部分P3可位于氮化物层20与第三III-V族化合物层18之间。在一些实施例中，第三III-V族化合物层18与第二III-V族化合物层14可为同一种III-V族化合物材料但具有不同型态的掺杂状况。举例来说，第二III-V族化合物层14可包括一N型重掺杂掺杂氮化镓层，第三III-V族化合物层18可包括一P型掺杂氮化镓层，第一III-V族化合物层16的第一部分P1可包括一N型轻掺杂氮化镓层，第一III-V族化合物层16的第二部分P2可包括一N型掺杂氮化镓层，而第一III-V族化合物层16的第三部分P3可包括一非故意掺杂(unintentionally doped，UID)氮化镓层，但并不以此为限。P型掺杂物可包括镁或其他适合的掺杂物。在一些实施例中，第三III-V族化合物层18也可具有与第二III-V族化合物层14不同的III-V族化合物材料。此外，第三III-V族化合物层18可被视为一电流阻挡层(current blocking layer，CBL)，第一III-V族化合物层16的第一部分P1可被视为飘移区(drift region)，二维电子气(2DEG)可被限定在第一III-V族化合物层16的第三部分P3中且位于靠近氮化物层20的一侧(例如图1中的虚线位置)，而半导体装置101可被视为一电流孔径垂直电子晶体管(current-aperture vertical electron transistor，CAVET)，但并不以此为限。
值得说明的是，本发明的半导体装置的结构并不以图1所示的状况为限，而本发明的自基底10背侧(例如第二侧10B)贯穿基底10的漏极沟槽TR1与漏极DE也可视需要与位于基底10前侧(例如第一侧10A)且具有第一III-V族化合物层16的其他种类的半导体结构进行搭配。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的组件是以相同的标号进行标示，用以方便在各实施例间互相对照。
请参阅图5。图5所示为本发明第二实施例的半导体装置102的示意图。如图5所示，本实施例的半导体装置102可还包括一接触结构CS1、一接触沟槽TR2以及一背部接触结构CS2。接触沟槽TR2可自基底10的第二侧10B朝向第一侧10A延伸而贯穿基底10，且接触沟槽TR2与漏极沟槽TR1互相分离。背部接触结构CS2可设置在接触沟槽TR2中，且背部接触结构CS2与漏极DE电分离。此外，接触结构CS1可设置在基底10的第一侧10A，且接触结构CS1与背部接触结构CS2电连接。在一些实施例中，接触结构CS1可在第一方向D1上贯穿氮化物层20与第一III-V族化合物层16而部分设置在第二III-V族化合物层14中，借此与贯穿基底10以及缓冲层12而部分设置在第二III-V族化合物层14中的背部接触结构CS2接触而形成电连接，但并不以此为限。接触结构CS1与背部接触结构CS2可分别包括金属导电材料或其他适合的导电材料。上述的金属导电材料可包括金、钨、钴、镍、钛、钼、铜、铝、钽、钯、铂、上述材料的化合物、复合层或合金，但并不以此为限。在一些实施例中，接触结构CS1可通过位于基底10的第一侧10A的其他导电结构(未绘示)与源极SE或栅极GE电连接，或者也可以相同制造工艺一并形成接触结构CS1与源极SE或一并形成接触结构CS1与栅极GE，借此使得源极SE和/或栅极GE可通过接触结构CS1电连接到背部接触结构CS2，但并不以此为限。在一些实施例中，半导体装置可包括多个接触结构CS1以及对应的背部接触结构CS2，借此可在基底10的第二侧10B进行打线接合(wire bonding)工艺而分别与漏极DE、源极SE以及栅极GE形成电连接，进而达到简化相关引线布局设计和/或简化相关工艺的效果。
请参阅图6。图6所示为本发明第三实施例的半导体装置103的示意图。如图6所示，与上述第二实施例不同的地方在于，在半导体装置103中，位于漏极DE与栅极GE之间以及位于漏极DE与源极SE之间的III-V族化合物叠层可构成一平台(mesa)结构，而半导体装置103可还包括一隔离结构24位于多个平台结构之间，用以达到隔离相邻的平台结构的效果。隔离结构24可包括单层或多层的绝缘材料例如氧化硅、氮化硅、氮氧化硅或其他适合的绝缘材料。在一些实施例中，接触沟槽TR2可贯穿基底10与缓冲层12而部分设置在隔离结构24中，而接触结构CS1可部分位于隔离结构24中，借此与背部接触结构CS2接触而形成电连接，但并不以此为限。
请参阅图7。图7所示为本发明第四实施例的半导体装置104的示意图。如图7所示，与上述第一实施例不同的地方在于，半导体装置104可还包括一沟槽TR3、一第四III-V族化合物层42以及一第五III-V族化合物层44。沟槽TR3可贯穿第三III-V族化合物层18而部分位于第一III-V族化合物层16中，且沟槽TR3可在第一方向D1上与栅极GE对应设置。第四III-V族化合物层42可至少部分设置在沟槽TR3中，且氮化物层20可设置在第四III-V族化合物层42上且至少部分设置在沟槽TR3中。第五III-V族化合物层44可设置在氮化物层20上，而栅极GE可设置在第五III-V族化合物层44上。在一些实施例中，第四III-V族化合物层42与第二III-V族化合物层14可为同一种III-V族化合物材料但具有不同的掺杂浓度，而第五III-V族化合物层44与第二III-V族化合物层14可为同一种III-V族化合物材料但具有不同型态的掺杂状况。举例来说，第二III-V族化合物层14可包括一N型重掺杂掺杂氮化镓层，第四III-V族化合物层42可包括一氮化镓层例如UID氮化镓层，而第五III-V族化合物层44可包括一P型掺杂氮化镓层，但并不以此为限。在一些实施例中，第四III-V族化合物层42和/或第五III-V族化合物层44也可视需要具有与第二III-V族化合物层14不同的III-V族化合物材料。
此外，在一些实施例中，半导体装置104可还包括一第七III-V族化合物层40设置在第四III-V族化合物层42与第三III-V族化合物层18之间，而沟槽TR3可还贯穿第七III-V族化合物层40。第七III-V族化合物层40可包括一半绝缘(semi-insulating)的III-V族化合物材料例如掺杂碳的氮化镓、掺杂铁的氮化镓、掺杂锰的氮化镓或其他适合的III-V族化合物材料。此外，源极SE可设置在第三III-V族化合物层18、第七III-V族化合物层40的侧表面、第四III-V族化合物层42的侧表面以及氮化物层20的侧表面与上表面上，但并不以此为限。本实施例的第三III-V族化合物层18可被视为一电流阻挡层，第一III-V族化合物层16可被视为飘移区，而二维电子气(2DEG)可被限定在第四III-V族化合物层42中且位于靠近氮化物层20的一侧(例如图7中的虚线位置)，而半导体装置104可被视为一沟槽型电流孔径垂直电子晶体管(Trench CAVET)，但并不以此为限。
请参阅图8。图8所示为本发明第五实施例的半导体装置105的示意图。如图8所示，与上述第一实施例不同的地方在于，半导体装置105可还包括一栅极沟槽TR4以及一第六III-V族化合物层50。第六III-V族化合物层50可设置在第三III-V族化合物层18上，而栅极沟槽TR4可在第一方向D1上贯穿第六III-V族化合物层50与第三III-V族化合物层18而部分位于第一III-V族化合物层16中，且栅极GE与栅极介电层22可至少部分设置在栅极沟槽TR4中。在一些实施例中，第六III-V族化合物层50的材料可与第二III-V族化合物层14相似，例如第六III-V族化合物层50可包括一N型重掺杂氮化镓层，但并不以此为限。在一些实施例中，第六III-V族化合物层50也可视需要具有与第二III-V族化合物层14不同的III-V族化合物材料，例如其他N型重掺杂的III-V族化合物材料。此外，源极SE可在第一方向D1上贯穿第六III-V族化合物层50而接触第三III-V族化合物层18，但并不以此为限。
请参阅图9。图9所示为本发明第六实施例的半导体装置106的示意图。如图9所示，与上述第五实施例不同的地方在于，半导体装置106中的栅极沟槽TR4可位于第一III-V族化合物层16中，而栅极GE的上表面可在第一方向D1上低于第一III-V族化合物层16的最上表面(topmost surface)，而第一III-V族化合物层16中沿第一方向D1向上延伸的部分可被视为一鳍状结构(fin structure)，但并不以此为限。此外，本实施例的第六III-V族化合物层50可设置在第一III-V族化合物层16的鳍状结构上，源极SE可设置在第六III-V族化合物层50上，而半导体装置106可被视为一鳍式晶体管结构，但并不以此为限。
请参阅图10。图10所示为本发明第七实施例的半导体装置107的示意图。如图10所示，与上述第一实施例不同的地方在于，半导体装置107可还包括一绝缘层32至少部分设置在漏极沟槽TR1中，而绝缘层32可覆盖漏极DE用以对漏极DE形成保护效果。绝缘层32可包括无机绝缘材料(例如氧化硅、氮化硅或氮氧化硅)、有机绝缘材料(例如丙烯酯树脂，acrylicresin)或其他适合的绝缘材料。此外，在一些实施例中，漏极沟槽TR1可被绝缘层32以及漏极DE填满，但并不以此为限。值得说明的是，当半导体装置107具有多个漏极沟槽TR1时(例如图2到图4所示状况)，绝缘层32可至少部分设置在多个漏极沟槽TR1中，且各漏极沟槽TR1可被绝缘层32以及漏极DE填满，但并不以此为限。此外，本实施例的绝缘层32也可视需要应用在本案的其他实施例中。举例来说，当本实施例的绝缘层32应用在上述图5所示的第二实施例时，绝缘层32也可部分设置在接触沟槽TR2中而覆盖背部接触结构CS2，借此形成保护效果，但并不以此为限。
请参阅图11。图11所示为本发明第八实施例的半导体装置108的示意图。如图11所示，与上述第一实施例不同的地方在于，半导体装置108中的漏极DE可包括第一导电层30与第二导电层31。第一导电层30可共形地(conformally)形成在漏极沟槽TR1中以及基底10上，而第二导电层31可覆盖第一导电层30，且第二导电层31的材料可与第一导电层30的材料不同。举例来说，第一导电层30可包括氮化钛、氮化钽或其他适合的阻障效果比较好的导电材料，而第二导电层31可包括电阻率相对比较低的导电材料例如铜、铝、钨等，但并不以此为限。在一些实施例中，漏极沟槽TR1可被漏极DE填满，而当半导体装置108具有多个漏极沟槽TR1时(例如图2到图4所示状况)，各漏极沟槽TR1可被漏极DE填满，但并不以此为限。在一些实施例中，也可视需要在第二导电层31上形成一绝缘层，通过绝缘层覆盖漏极DE而形成保护效果。此外，本实施例的第一导电层30与第二导电层31也可视需要应用在本案的其他实施例中。
请参阅图12。图12所示为本发明第九实施例的半导体装置109的示意图。如图12所示，与上述第一实施例不同的地方在于，在半导体装置109中，多个漏极沟槽TR1可设置在一个晶体管单位区域TA之内，且漏极DE可在晶体管单位区域TA内设置在多个漏极沟槽TR1中。值得说明的是，本实施例的在一个晶体管单位区域TA内设置多个漏极沟槽TR1的方式也可视需要应用在本发明的其他实施例中。
综上所述，在本发明的半导体装置中，可自基底的背侧设置漏极沟槽以及位于漏极沟槽中的漏极，借此形成垂直型态的晶体管结构而达到提高晶体管密度的效果。多个漏极沟槽可规则排列设置，借此提高各漏极沟槽的制造工艺均匀性，进而达到改善制造工艺合格率和/或提高整体电性表现的效果。此外，通过漏极沟槽的设计，可利用相对成本比较低的基底进行外延工艺来形成III-V族化合物层而非直接使用成本比较高的III-V族化合物基底，故有助降低生产成本而提高产品竞争力。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。