阅读说明：本技术 制造半导体装置的方法 (Method for manufacturing semiconductor device ) 是由 金熙中 李基硕 金根楠 黄有商 于 2019-06-24 设计创作，主要内容包括：公开了制造半导体装置的方法。所述方法包括：在基底上交替地堆叠多个介电层和多个第一半导体层以形成模结构；形成穿透模结构的孔；在基底上形成填充孔的第二半导体层；以及将激光照射到第二半导体层上。(A method of manufacturing a semiconductor device is disclosed. The method comprises the following steps: alternately stacking a plurality of dielectric layers and a plurality of first semiconductor layers on a substrate to form a mold structure; forming a hole penetrating the mold structure; forming a second semiconductor layer filling the hole on the substrate; and irradiating laser light onto the second semiconductor layer.)

制造半导体装置的方法

本申请要求于2018年7月17日在韩国知识产权局提交的第10-2018-0083001号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。

技术领域

本发明构思涉及一种半导体装置和制造该半导体装置的方法，更具体地，涉及一种具有增大的集成度的三维半导体存储器装置及制造该三维半导体存储器装置的方法。

背景技术

半导体装置已经被高度集成，用于满足消费者所需的半导体装置的更高的性能和/或更低的制造成本。由于半导体装置的集成度是决定产品价格的一个因素，因此越来越需要更高集成度的半导体装置。典型的二维或平面半导体装置的集成度主要由单位存储器单元占据的面积来决定，使得该二维或平面半导体装置的集成度受到用于形成精细图案的技术水平的影响。然而，增大图案精细度所需的昂贵的加工设备会对增大二维或平面半导体装置的集成度设定实际限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。

发明内容

本发明构思的一些示例实施例提供了具有增大的集成度的三维半导体存储器装置(或三维半导体装置)及其制造方法。

根据本发明构思的一些示例实施例，制造半导体装置的方法可以包括：在基底上交替地堆叠多个介电层和多个第一半导体层以形成模结构；形成穿透模结构的孔；在基底上形成填充孔的第二半导体层；以及将激光照射到第二半导体层上。

根据本发明构思的一些示例实施例，制造半导体装置的方法可以包括：在基底上形成包括介电层和第一半导体层的模结构；形成穿透模结构的孔；在基底上形成填充孔的第二半导体层；以及将激光照射到第二半导体层上。形成孔的步骤可以包括使基底的顶表面暴露。

根据本发明构思的一些示例实施例，制造半导体装置的方法可以包括：在基底上堆叠多个介电层和多个第一半导体层以形成模结构；形成穿透模结构的孔，其中，形成孔的步骤可以包括：形成模结构的侧壁，所述侧壁通过孔来限定，以及在第一半导体层中的每个上形成半导图案，半导体图案在第一方向上延伸；在基底上形成填充孔的第二半导体层；将激光照射到第二半导体层上；在模结构的所述侧壁上形成第一导线；在半导体图案上形成沿与第一方向交叉的第二方向延伸的第二导线；以及形成连接到半导体图案的数据存储元件。

附图说明

图1A至图4A示出了展示根据本发明构思的一些示例实施例的单晶化方法的平面图。

图1B至图4B分别示出了沿图1A至图4A的线A-A'截取的剖视图。

图3C示出了沿图3A的线A-A'截取的剖视图。

图5示出了展示根据本发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。

图6示出了展示根据本发明构思的一些示例实施例的三维半导体存储器装置的透视图。

图7示出了展示图6中所示的三维半导体存储器装置的单位单元的放大透视图。

图8示出了展示根据本发明构思的一些示例实施例的三维半导体存储器装置的透视图。

图9示出了展示图8中所示的三维半导体存储器装置的平面图。

图10A、图10B、图10C、图10D和图10E分别示出了沿图9的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。

图11示出了沿图8的线N截取的平面图。

图12、图14、图16、图18、图20、图22、图24、图26、图28、图30和图32示出了展示根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。

图13、图15、图17、图19、图21A、图23A、图25A、图27A、图29A、图31A和图33A分别示出了沿图12、图14、图16、图18、图20、图22、图24、图26、图28、图30和图32的线A-A'截取的剖视图。

图21B、图23B、图25B、图27B、图29B、图31B和图33B分别示出了沿图20、图22、图24、图26、图28、图30和图32的线B-B'截取的剖视图。

图25C、图27C、图29C、图31C和图33C分别示出了沿图24、图26、图28、图30和图32的线C-C'截取的剖视图。

图25D、图27D、图29D、图31D和图33D分别示出了沿图24、图26、图28、图30和图32的线D-D'截取的剖视图。

图29E、图31E和图33E分别示出了沿图28、图30和图32的线E-E'截取的剖视图。

具体实施方式

图1A至图4A示出了展示根据本发明构思的一些示例实施例的单晶化方法的平面图。图1B至图4B分别示出了沿图1A至图4A的线A-A'截取的剖视图。图3C示出了沿图3A的线A-A'截取的剖视图。

参照图1A和图1B，可以在基底100上形成模结构MS。形成模结构MS的步骤可以包括形成顺序堆叠的第一层L1、第二层L2、第三层L3、第四层L4和第五层L5。图1B示出了形成五个层L1、L2、L3、L4和L5，但是层L1至L5的数量可以不限于此。

基底100可以包括半导体材料。半导体材料可以是单晶半导体材料。例如，基底100可以包括单晶硅、单晶锗或单晶硅锗。第一层L1至第五层L5中的每个可以包括第一介电层IL1和第一半导体层SL1。形成第一层L1至第五层L5中的每个的步骤可以包括形成第一介电层IL1和在第一介电层IL1上形成第一半导体层SL1。第一介电层IL1可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和含碳氮氧化硅层中的一种或更多种。第一半导体层SL1可以包括半导体材料。半导体材料可以是非晶半导体材料或多晶半导体材料。非晶半导体材料可以是非晶硅、非晶锗和非晶硅锗中的一种。多晶半导体材料可以是多晶硅、多晶锗和多晶硅锗中的一种。第一半导体层SL1和基底100可以具有相同的组成和不同的晶体结构。例如，当基底100包括单晶硅时，第一半导体层SL1可以包括非晶硅。又例如，当基底100包括单晶硅时，第一半导体层SL1可以包括多晶硅。

参照图2A和图2B，可以使模结构MS图案化以形成穿透第一层L1至第五层L5的孔HO。孔HO可以使基底100的顶表面暴露。每个孔HO可以具有在第二方向D2上延伸的线形或条形。可以沿第一方向D1彼此间隔开地布置孔HO。孔HO可以在第三方向D3上延伸并可以穿透第一层L1至第五层L5。第三方向D3可以与基底100的顶表面垂直。第一方向D1和第二方向D2可以与基底100的顶表面平行。

在与基底100的顶表面的水平相同的水平处，孔HO可以具有在第一方向D1上的第一宽度W1。在与模结构MS的顶表面的水平(例如，包括在第五层L5中的第一半导体层SL1的顶表面的水平)相同的水平处，孔HO可以具有在第一方向D1上的第二宽度W2。第二宽度W2可以比第一宽度W1大。在这种情况下，每个孔HO可以具有随着接近基底100而减小的在第一方向D1上的宽度。

孔HO可以限定模结构MS的侧壁MSW。模结构MS的侧壁MSW中的每个可以相对于基底100的顶表面具有斜度。例如，模结构MS的侧壁MSW可以与基底100的顶表面成小于90°的角。

参照图3A和图3B，可以在基底100的整个表面上共形地形成第二半导体层SL2。第二半导体层SL2可以部分地填充孔HO。第二半导体层SL2可以覆盖模结构MS的顶表面、模结构MS的侧壁MSW以及基底100的顶表面的暴露于孔HO的部分。第二半导体层SL2可以覆盖第一层L1至第五层L5的由孔HO限定的侧壁。第二半导体层SL2可以包括半导体材料。半导体材料可以是非晶半导体材料或多晶半导体材料。非晶半导体材料可以是非晶硅、非晶锗和非晶硅锗中的一种。多晶半导体材料可以是多晶硅、多晶锗和多晶硅锗中的一种。第一半导体层SL1和第二半导体层SL2可以具有相同的组成和晶体结构。例如，第一半导体层SL1和第二半导体层SL2可以包括非晶硅。又例如，第一半导体层SL1和第二半导体层SL2可以包括多晶硅。第二半导体层SL2可以包括位于基底100的顶表面上的第一段SL21和位于模结构MS的侧壁MSW上的第二段SL22。第二段SL22可以相对于基底100的顶表面具有斜度。例如，第二段SL22可以在与第三方向D3交叉的方向上延伸或者可以相对于基底100的顶表面倾斜地延伸。

可以对第一半导体层SL1和第二半导体层SL2执行退火工艺。第一半导体层SL1和第二半导体层SL2的退火的步骤可以包括将激光束L照射到第二半导体层SL2上。激光束L可以是具有短波长、高功率和高效率的准分子激光。激光束L可以照射到第二半导体层SL2的第一段SL21和第二段SL22上。激光束L可以升高第二半导体层SL2的温度。因为第二段SL22相对于基底100的顶表面具有斜度，所以即使当竖直照射激光束L时，激光束L也可以照射到第二段SL22的整个表面上。第二段SL22可以将热传递到连接到第二段SL22的第一半导体层SL1，结果，第一半导体层SL1的温度可以升高。

第一半导体层SL1和第二半导体层SL2可以由于它们的温度升高而被单晶化。第一半导体层SL1和第二半导体层SL2的单晶化的步骤可以包括：沿基底100的结晶性(crystallinity)对第二半导体层SL2的第一段SL21进行单晶化；沿已经被单晶化的第一段SL21的结晶性对第二半导体层SL2的第二段SL22进行单晶化；以及沿已经被单晶化的第二段SL22的结晶性对第一半导体层SL1进行单晶化。第一半导体层SL1和第二半导体层SL2的单晶化可以给予基底100、第一半导体层SL1和第二半导体层SL2单晶结构。例如，当基底100包括单晶硅时，可以将基底100、第一半导体层SL1和第二半导体层SL2单晶化为单晶硅。

参照图3A和图3C，在与图3B中所示的实施例不同的实施例中，在基底100的整个表面上共形地形成第二半导体层SL2之后，可以形成第二介电层IL2以完全填充孔HO。第二介电层IL2可以包括对激光束L透明的材料(例如，氧化硅)。

当激光束L照射到第二半导体层SL2上时，第二半导体层SL2可以由于其温度升高而被液化。当第二半导体层SL2被液化时，第二半导体层SL2可以由第二介电层IL2支撑，因此可以保持其形状。

参照图4A和图4B，可以执行湿蚀刻工艺以去除第二半导体层SL2。当如图3C中所示形成第二介电层IL2时，湿蚀刻工艺可以一起去除第二半导体层SL2和第二介电层IL2。第二半导体层SL2的去除可以使模结构MS的顶表面、模结构MS的侧壁MSW和基底100的顶表面暴露。

在根据本发明构思的一些示例实施例的单晶化方法中，激光束L的一次照射可以同时对多个第一半导体层SL1进行单晶化。

图5示出了展示根据本发明构思的一些示例实施例的三维半导体存储器装置的单元阵列的简化电路图。

参照图5，根据本发明构思的一些示例实施例的三维半导体存储器装置(或三维半导体装置)可以包括由多个子单元阵列SCA组成的单元阵列。子单元阵列SCA可以沿第二方向D2布置。

每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储器单元晶体管MCT。一个存储器单元晶体管MCT可以设置在一条字线WL与一条位线BL之间。

位线BL可以是与基底间隔开并设置在基底上的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。一个子单元阵列SCA中的位线BL可以在竖直方向(例如，第三方向D3)上彼此间隔开。

字线WL可以是在竖直方向(例如，第三方向D3)上延伸到基底的导电图案(例如，金属线)。可选择地，字线WL可以是以与基底的顶表面垂直之外的角度延伸的导电图案。一个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。

存储器单元晶体管MCT的栅极可以连接到字线WL，存储器单元晶体管MCT的源极可以连接到位线BL。每个存储器单元晶体管MCT可以包括数据存储元件DS。例如，数据存储元件DS可以是电容器，并且存储器单元晶体管MCT的漏极可以连接到电容器。

图6示出了展示根据本发明构思的一些示例实施例的三维半导体存储器装置的透视图。图7示出了展示图6中所示的三维半导体存储器装置的单位单元的放大透视图。

参照图5、图6和图7，基底100可以在其上设置有参照图5讨论的多个子单元阵列SCA中的一个子单元阵列SCA。基底100可以是单晶硅基底、单晶锗基底或单晶硅锗基底。

例如，基底100可以在其上设置有包括第一层L1、第二层L2和第三层L3的堆叠结构SS。堆叠结构SS的第一层L1、第二层L2和第三层L3可以在竖直方向(例如，第三方向D3)上间隔开并堆叠。第一层L1、第二层L2和第三层L3中的每个可以包括多个半导体图案SP、多个数据存储元件DS和第一导线CL1。

每个半导体图案SP可以具有在第二方向D2上延伸的线形、条形或柱形。例如，半导体图案SP可以包括单晶硅、单晶锗或单晶硅锗。每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以置于第一杂质区SD1与第二杂质区SD2之间。沟道区CH可以与参照图5讨论的存储器单元晶体管MCT的沟道对应。第一杂质区SD1和第二杂质区SD2可以与参照图5讨论的存储器单元晶体管MCT的源极和漏极对应。

数据存储元件DS可以连接到半导体图案SP的对应的端部。数据存储元件DS可以连接到半导体图案SP的对应的第二杂质区SD2。数据存储元件DS可以是能够存储数据的存储器元件。数据存储元件DS中的每个可以是使用电容器、磁隧道结图案和包括相变材料的可变电阻构件中的一个的存储器元件。例如，数据存储元件DS可以是电容器。

每条第一导线CL1可以具有在第一方向D1上延伸的线形或条形。第一导线CL1可以沿第三方向D3间隔开并堆叠。第一导线CL1可以包括导电材料。例如，导电材料可以是掺杂半导体(掺杂硅、掺杂锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)以及金属-半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种。第一导线CL1可以与参照图5讨论的位线BL对应。

在第一层L1、第二层L2和第三层L3中，现在将代表性地详细描述第一层L1。第一层L1的半导体图案SP可以在第一方向D1上彼此间隔开地布置。第一层L1的半导体图案SP可以位于相同的第一水平处。第一层L1的第一导线CL1可以设置在第一层L1的半导体图案SP上。第一导线CL1可以设置在半导体图案SP的顶表面上。第一导线CL1可以设置在半导体图案SP的第一杂质区SD1的顶表面上。第一导线CL1可以放置在比半导体图案SP所在的第一水平高的第二水平处。例如，第一导线CL1可以直接连接到第一杂质区SD1。又例如，第一导线CL1可以通过包括金属硅化物的接触件连接到第一杂质区SD1。上面对第一层L1的详细描述也可以基本上适用于第二层L2和第三层L3。

基底100可以在其上设置有穿透堆叠结构SS的第二导线CL2。每条第二导线CL2可以具有在第三方向D3上延伸的线形或条形。第二导线CL2可以在第一方向D1上布置。当在平面中观看时，每条第二导线CL2可以设置在彼此相邻的一对半导体图案SP之间。每条第二导线CL2可以在竖直堆叠的多个半导体图案SP的侧壁上直立地延伸。可选择地，第二导线CL2可以以与基底100的顶表面垂直之外的角度延伸。

例如，第二导线CL2中的一条第二导线CL2可以与第一层L1的半导体图案SP中的第一半导体图案、第二层L2的半导体图案SP中的第一半导体图案以及第三层L3的半导体图案SP中的第一半导体图案相邻。第二导线CL2中的另一第二导线CL2可以与第一层L1的半导体图案SP中的第二半导体图案、第二层L2的半导体图案SP中的第二半导体图案以及第三层L3的半导体图案SP中的第二半导体图案相邻。

第二导线CL2可以包括导电材料，导电材料可以是掺杂半导体、导电金属氮化物、金属以及金属-半导体化合物中的一种。第二导线CL2可以对应于参照图5讨论的字线WL。

基底100可以在其上设置有共源线CSL，共源线CSL沿堆叠结构SS的一个侧表面在第一方向D1上延伸。共源线CSL可以结合到半导体图案SP的另一端部。共源线CSL可以连接到参照图5讨论的每个存储器单元晶体管MCT的主体。共源线CSL可以包括导电材料，导电材料可以是掺杂半导体、导电金属氮化物、金属以及金属-半导体化合物中的一种。

尽管未示出，但是介电材料可以填充堆叠结构SS的空的空间。例如，介电材料可以包括氧化硅层、氮化硅层和氮氧化硅层中的一种或更多种。

现在将在下面返回参照图7来详细讨论图6的存储器单元晶体管中的一个存储器单元晶体管。第一杂质区SD1和第二杂质区SD2可以是半导体图案SP的掺杂有杂质的部分。第一杂质区SD1和第二杂质区SD2可以具有n型导电性或p型导电性。第一杂质区SD1可以形成在半导体图案SP的上部上。第一杂质区SD1可以具有高于半导体图案SP的底表面SPb的底表面SD1b。半导体图案SP可以具有下部，下部位于第一杂质区SD1下方并连接到上面参照图6讨论的共源线CSL。第一导线CL1可以设置在第一杂质区SD1的顶表面SD1t上，并且电连接到第一杂质区SD1。

第二导线CL2可以与半导体图案SP的沟道区CH相邻。第二导线CL2可以设置在沟道区CH的侧壁上，同时在第三方向D3上延伸。栅极介电层GI可以置于第二导线CL2与沟道区CH之间。栅极介电层GI可以包括高k介电层、氧化硅层、氮化硅层、氮氧化硅层或它们的组合。例如，高k介电层可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌锌酸铅中的一种或更多种。

图8示出了展示根据本发明构思的一些示例实施例的三维半导体存储器装置的透视图。图9示出了展示图8中所示的三维半导体存储器装置的平面图。图10A、图10B、图10C、图10D和图10E分别示出了沿图9的线A-A'、B-B'、C-C'、D-D'和E-E'截取的剖视图。图11示出了沿图8的线N截取的平面图。在下面的实施例中，将省略与上面参照图5、图6和图7讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的不同之处。

参照图8、图9、图10A至图10E以及图11，多个堆叠结构SS1和SS2可以设置在基底100上。堆叠结构SS1和SS2可以包括第一堆叠结构SS1和第二堆叠结构SS2。第一堆叠结构SS1和第二堆叠结构SS2可以在第一方向D1上延伸。第一堆叠结构SS1和第二堆叠结构SS2可以在第二方向D2上彼此间隔开地布置。

共源线CSL可以设置在第一堆叠结构SS1和第二堆叠结构SS2中的每个的相对侧上。一条共源线CSL可以置于第一堆叠结构SS1与第二堆叠结构SS2之间。共源线CSL可以沿第一堆叠结构SS1和第二堆叠结构SS2在第一方向D1上延伸。将在下面讨论的氧化材料OM可以置于共源线CSL与基底100之间以及共源线CSL与半导体图案SP之间。

第一堆叠结构SS1和第二堆叠结构SS2中的每个可以包括顺序堆叠在基底100上的第一层L1、第二层L2、第三层L3和第四层L4。第一层L1、第二层L2、第三层L3和第四层L4中的每个可以包括第一介电层ILD1、第一半导体层SL1和第二介电层ILD2。第一介电层ILD1、第一半导体层SL1和第二介电层ILD2可以顺序堆叠。第一介电层ILD1和第二介电层ILD2可以将位于其间的第一半导体层SL1与其它第一半导体层SL1竖直地分开。

第一层L1、第二层L2、第三层L3和第四层L4中的每个还可以包括在第一方向D1上延伸的第一导线CL1。例如，第一层L1、第二层L2、第三层L3和第四层L4中的每个可以包括在第二方向D2上彼此间隔开的两条第一导线CL1。第一导线CL1可以与第二介电层ILD2位于同一水平处。第二介电层ILD2可以覆盖第一导线CL1的侧壁。第一导线CL1可以设置在第一半导体层SL1的顶表面上。第一导线CL1可以设置为与共源线CSL相邻。第一导线CL1可以对应于参照图5讨论的位线BL。

第一半导体层SL1可以包括半导体材料。半导体材料可以是单晶半导体材料。例如，第一半导体层SL1可以包括单晶硅、单晶锗或单晶硅锗。第一介电层ILD1和第二介电层ILD2可以包括彼此不同的介电材料。第一介电层ILD1和第二介电层ILD2中的每个可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层。例如，第一介电层ILD1可以是含碳氧化硅层(例如，SiOC)，第二介电层ILD2可以是氮化硅层(例如，SiN)。

第一堆叠结构SS1和第二堆叠结构SS2中的每个可以被构造为使得第二层L2和第三层L3中的每个的一个端部可以在第一方向D1上突出超过第四层L4的一个端部。第二层L2的一个端部和第三层L3的一个端部可以彼此竖直对齐。第一层L1的一个端部可以在第一方向D1上突出超过第二层L2和第三层L3中的每个的一个端部。第一层L1和第二层L2中的每个的另一端部可以在与第一方向D1相反的方向上突出超过第三层L3和第四层L4中的每个的另一端部。第一层L1的另一端部和第二层L2的另一端部可以彼此竖直对齐。第三层L3的另一端部和第四层L4的另一端部可以彼此竖直对齐。

孔HO可以设置为穿透第一堆叠结构SS1和第二堆叠结构SS2中的每个。每个第一半导体层SL1可以包括由孔HO限定的半导体图案SP。例如，每个第一半导体层SL1可以包括在第一方向D1上延伸的延伸部EP(见图11)，并且还可以包括从延伸部EP沿第二方向D2延伸的半导体图案SP。孔HO可以位于半导体图案SP之间。

每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和第二杂质区SD2。沟道区CH可以置于第一杂质区SD1与第二杂质区SD2之间。第一半导体层SL1中的每个的延伸部EP可以电连接到共源线CSL。第一导线CL1可以设置在第一半导体层SL1的延伸部EP上。第一导线CL1可以设置在半导体图案SP的第一杂质区SD1上。

第二导线CL2可以设置为在穿透第一堆叠结构SS1和第二堆叠结构SS2的孔HO中沿竖直方向(例如，第三方向D3)延伸。可选择地，孔HO可以在其中设置有第二导线CL2，第二导线CL2以与基底100的顶表面垂直之外的角延伸。例如，第二导线CL2可以穿透第一堆叠结构SS1和第二堆叠结构SS2。一对第二导线CL2可以设置在每个半导体图案SP的相对侧上。例如，一对第二导线CL2可以构成一条字线WL。又例如，所述一对第二导线CL2中的一条第二导线CL2可以是字线WL，所述一对第二导线CL2中的另一条第二导线CL2可以是背栅。

每条第二导线CL2可以包括阻挡图案BA和导电主体CB。导电主体CB可以具有在第三方向D3上延伸的线形。阻挡图案BA可以覆盖导电主体CB的一个侧壁和底表面。导电主体CB可以包括金属(钨、钛、钽等)，阻挡图案BA可以包括导电金属氮化物(氮化钛、氮化钽等)。阻挡图案BA可以减少或防止导电主体CB中的金属材料扩散到半导体图案SP中。

栅极介电层GI可以设置在第一堆叠结构SS1和第二堆叠结构SS2中的每个的内侧壁上，内侧壁暴露于孔HO。因此，栅极介电层GI可以置于每个半导体图案SP与每条第二导线CL2之间。每条第二导线CL2的阻挡图案BA可以与栅极介电层GI直接接触。

每个孔HO可以在其中设置有覆盖第二导线CL2的竖直介电图案VIP。竖直介电图案VIP可以置于彼此相邻的一对第二导线CL2之间。竖直介电图案VIP可以置于彼此相邻的一对半导体图案SP之间。竖直介电图案VIP可以具有在第三方向D3上延伸的柱形。例如，竖直介电图案VIP可以包括氧化硅层、氮化硅层和氮氧化硅层中的一种或更多种。

每个孔HO可以在其中设置有数据存储元件DS。数据存储元件DS可以设置在孔HO的剩余部分中。孔HO的剩余部分可以指示未被栅极介电层GI、第二导线CL2和竖直介电图案VIP占据的空间。

每个数据存储元件DS可以包括第一电极EL1、介电层DL和第二电极EL2。第一堆叠结构SS1和第二堆叠结构SS2中的一个堆叠结构中的数据存储元件DS可以共享一个介电层DL和一个第二电极EL2。例如，在第一堆叠结构SS1和第二堆叠结构SS2中的一个堆叠结构中，第一电极EL1可以设置为多个，并且一个介电层DL可以覆盖多个第一电极EL1的表面。一个第二电极EL2可以设置在一个介电层DL上。

数据存储元件DS可以连接到半导体图案SP的对应的第二杂质区SD2。例如，第一电极EL1可以连接到半导体图案SP的对应的第二杂质区SD2。第二电极EL2可以具有暴露于孔HO的顶表面。

层间介电层110可以设置为覆盖第一堆叠结构SS1和第二堆叠结构SS2。例如，层间介电层110可以包括氧化硅层、氮化硅层和氮氧化硅层中的一种或更多种。第三介电层IDL3可以设置在第一堆叠结构SS1和第二堆叠结构SS2中的每个上。层间介电层110、第三介电层ILD3、第二导线CL2、第二电极EL2和共源线CSL可以使它们的顶表面彼此共面。

至少一个第一接触件CNT1可以设置为穿透层间介电层110以与至少一条第一导线CL1连接。至少一个第二接触件CNT2可以设置为穿透层间介电层110以与至少一条第二导线CL2连接。第一接触件CNT1可以设置在暴露在第一堆叠结构SS1和第二堆叠结构SS2中的一个堆叠结构的端部处的第一导线CL1上。第二接触件CNT2可以设置在暴露在第一堆叠结构SS1和第二堆叠结构SS2中的一个堆叠结构的顶表面处的第二导线CL2上。

图12、图14、图16、图18、图20、图22、图24、图26、图28、图30和图32示出了展示根据本发明构思的一些示例实施例的制造三维半导体存储器装置的方法的平面图。图13、图15、图17、图19、图21A、图23A、图25A、图27A、图29A、图31A和图33A分别示出了沿图12、图14、图16、图18、图20、图22、图24、图26、图28、图30和图32的线A-A'截取的竖直剖视图。图21B、图23B、图25B、图27B、图29B、图31B和图33B分别示出了沿图20、图22、图24、图26、图28、图30和图32的线B-B'截取的竖直剖视图。图25C、图27C、图29C、图31C和图33C分别示出了沿图24、图26、图28、图30和图32的线C-C'截取的竖直剖视图。图25D、图27D、图29D、图31D和图33D分别示出了沿图24、图26、图28、图30和图32的线D-D'截取的竖直剖视图。图29E、图31E和图33E分别示出了沿图28、图30和图32的线E-E'截取的竖直剖视图。

参照图12和图13，可以在基底100上形成模结构MS。形成模结构MS的步骤可以包括形成顺序堆叠的第一层L1、第二层L2、第三层L3和第四层L4。模结构MS可以形成为在其相对的端部处具有台阶结构。

基底100可以包括半导体材料。半导体材料可以是单晶半导体材料。例如，基底100可以包括单晶硅、单晶锗或单晶硅锗。第一层L1、第二层L2、第三层L3和第四层L4中的每个可以包括第一介电层ILD1、第一半导体层SL1和第二介电层ILD2。可以顺序地形成第一介电层ILD1、第一半导体层SL1和第二介电层ILD2。第一半导体层SL1可以包括半导体材料。半导体材料可以是非晶半导体材料或多晶半导体材料。非晶半导体材料可以是非晶硅、非晶锗和非晶硅锗中的一种。多晶半导体材料可以是多晶硅、多晶锗和多晶硅锗中的一种。第一介电层ILD1和第二介电层ILD2可以包括彼此不同的介电材料。第一介电层ILD1和第二介电层ILD2中的一个介电层可以相对于第一介电层ILD1和第二介电层ILD2中的另一介电层具有蚀刻选择性。第一介电层ILD1和第二介电层ILD2中的每个可以包括氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层或含碳氮氧化硅层。例如，第一介电层ILD1可以由含碳氧化硅层(例如，SiOC)形成，第二介电层ILD2可以由氮化硅层(例如，SiN)形成。第一半导体层SL1和基底100可以具有相同的组成和不同的晶体结构。例如，当基底100包括单晶硅时，第一半导体层SL1可以包括非晶硅。又例如，当基底100包括单晶硅时，第一半导体层SL1可以包括多晶硅。

可以在模结构MS上形成第三介电层ILD3和第四介电层ILD4。第三介电层ILD3和第四介电层ILD4中的一个介电层可以相对于第三介电层ILD3和第四介电层ILD4中的另一介电层具有蚀刻选择性。可以形成层间介电层110以覆盖模结构MS。层间介电层110可以具有与第四介电层ILD4的顶表面共面的顶表面。可以使用氧化硅层、氮化硅层和氮氧化硅层中的一种或更多种来形成层间介电层110。

参照图14和图15，可以使模结构MS图案化以形成穿透第一层L1、第二层L2、第三层L3和第四层L4的孔HO。孔HO可以使基底100的顶表面暴露。每个孔HO可以具有在第二方向D2上延伸的线形或条形。可以沿第一方向D1彼此间隔开地布置孔HO。孔HO可以在第三方向D3上延伸并且可以穿透第一层L1、第二层L2、第三层L3和第四层L4。

孔HO可以限定模结构MS的侧壁MSW。模结构MS的侧壁MSW可以相对于基底100的顶表面具有斜度。例如，模结构MS的侧壁MSW可以与基底100的顶表面成小于90°的角。又例如，模结构MS的侧壁MSW可以与基底100的顶表面基本垂直。

每个第一半导体层SL1可以具有由孔HO限定的半导体图案SP。例如，半导体图案SP可以由彼此相邻的一对孔HO限定。

可以在基底100的整个表面上共形地形成第二半导体层SL2。第二半导体层SL2可以部分地填充孔HO。第二半导体层SL2可以包括半导体材料。半导体材料可以是非晶半导体材料或多晶半导体材料。非晶半导体材料可以是非晶硅、非晶锗和非晶硅锗中的一种。多晶半导体材料可以是多晶硅、多晶锗和多晶硅锗中的一种。第一半导体层SL1和第二半导体层SL2可以具有相同的组成和晶体结构。例如，第一半导体层SL1和第二半导体层SL2可以包括非晶硅。又例如，第一半导体层SL1和第二半导体层SL2可以包括多晶硅。

可以对第一半导体层SL1和第二半导体层SL2执行退火工艺。第一半导体层SL1和第二半导体层SL2的退火的步骤可以包括将激光束(见图3B的L)照射到第二半导体层SL2上。激光束L可以升高第二半导体层SL2的温度。第二半导体层SL2可以将热传递到连接到第二半导体层SL2的第一半导体层SL1，结果，第一半导体层SL1的温度可以升高。

第一半导体层SL1和第二半导体层SL2可以由于它们的温度升高而被单晶化。第一半导体层SL1和第二半导体层SL2的单晶化的步骤可以包括：沿基底100的结晶性对第二半导体层SL2进行单晶化，以及沿已经被单晶化的第二半导体层SL2的结晶性对第一半导体层SL1进行单晶化。第一半导体层SL1和第二半导体层SL2的单晶化可以给予基底100、第一半导体层SL1和第二半导体层SL2单晶结构。例如，当基底100包括单晶硅时，可以将基底100、第一半导体层SL1和第二半导体层SL2单晶化为单晶硅。

参照图16和图17，可以执行湿蚀刻工艺以去除第二半导体层SL2。第二半导体层SL2的去除可以使模结构MS的侧壁MSW和基底100的顶表面暴露。

参照图18和图19，可以在模结构MS的暴露于孔HO的侧壁MSW上共形地形成栅极介电层GI。例如，可以使用高k电介质材料共形地形成栅极介电层GI。

可以形成初始导线pCL以部分地填充孔HO。可以在模结构MS的暴露于孔HO的侧壁MSW上形成初始导线pCL。形成初始导线pCL的步骤可以包括在栅极介电层GI上共形地形成阻挡层、在阻挡层上共形地形成导电层以及各向异性地蚀刻阻挡层和导电层以形成阻挡图案BA和导电主体CB。可以使用导电金属氮化物(氮化钛、氮化钽等)来形成阻挡层，可以使用金属(钨、钛、钽等)来形成导电层。

在形成初始导线pCL之后，可以沉积介电材料IM。可以沉积介电材料IM以完全填充孔HO。介电材料IM可以包括氧化硅、氮化硅和氮氧化硅中的一种或更多种。

参照图20、图21A和图21B，可以对介电材料IM和栅极介电层GI执行平坦化工艺，直到暴露层间介电层110和第四介电层ILD4的顶表面。

可以在层间介电层110和第四介电层ILD4上形成包括第一开口OP1和第二开口OP2的第一掩模图案MA1。当在平面中观看时，第一开口OP1和第二开口OP2可以与孔HO叠置。每个第一开口OP1可以具有在第二方向D2上延伸的线形或条形。可以沿第一方向D1彼此间隔开地布置第一开口OP1。可以沿第一方向D1彼此间隔开地布置第二开口OP2。每个第二开口OP2可以在第二方向D2上或在与第二方向D2相反的方向上和与其相邻的第一开口OP1间隔开。

第一掩模图案MA1可以包括封闭区域CR。每个封闭区域CR可以是彼此相邻的第一开口OP1与第二开口OP2之间的部分。每个封闭区域CR可以在第一方向D1上延伸。封闭区域CR可以限定如下面所讨论的形成有第二导线CL2的位置。

可以对暴露于第一开口OP1和第二开口OP2的介电材料IM执行去除工艺。可以通过各向异性蚀刻工艺去除介电材料IM。因此，介电材料IM不会被完全去除，而是可以保留在第一掩模图案MA1的封闭区域CR下方。

可以去除暴露于第一开口OP1和第二开口OP2的初始导线pCL以形成第二导线CL2。可以通过各向异性蚀刻工艺去除初始导线pCL的暴露于第一开口OP1和第二开口OP2的部分。因此，初始导线pCL不会被完全去除，而是可以保留在第一掩模图案MA1的封闭区域CR下方。剩余的初始导线pCL可以构成第二导线CL2。可以通过各向异性蚀刻工艺将第二导线CL2彼此间隔开地形成。每条第二导线CL2可以具有在竖直方向(例如，第三方向D3)上延伸的线形。可选择地，每条第二导线CL2可以具有以与基底100的顶表面垂直之外的角延伸的线形。剩余的介电材料IM可以置于彼此相邻的一对第二导线CL2之间。

参照图22、图23A和图23B，可以去除第一掩模图案MA1。可以在每个孔HO的空的空间中额外地沉积介电材料，使得可以形成竖直介电图案VIP以填充每个孔HO。可以执行平坦化工艺以去除沉积在层间介电层110和第四介电层ILD4上的介电材料。额外沉积的介电材料可以包括例如与剩余的介电材料IM的材料相同的材料。又例如，额外沉积的介电材料可以包括与剩余的介电材料IM的材料不同的材料，但是本发明构思不限于此。

竖直介电图案VIP可以置于彼此相邻的一对半导体图案SP之间。竖直介电图案VIP可以置于彼此相邻的一对第二导线CL2之间。

参照图24以及图25A至图25D，可以在模结构MS上形成第二掩模图案MA2。第二掩模图案MA2可以包括沿第一方向D1延伸的线性开口。

第二掩模图案MA2可以用作蚀刻掩模以使可以形成多个堆叠结构SS1和SS2的模结构MS图案化。例如，可以使模结构MS图案化以形成第一堆叠结构SS1和第二堆叠结构SS2。图案化工艺可以使沟槽TR限定在第一堆叠结构SS1与第二堆叠结构SS2之间。每个沟槽TR可以使基底100的顶表面部分地暴露。当在平面中观看时，每个沟槽TR可以具有在第一方向D1上延伸的线形。

沟槽TR可以使第一堆叠结构SS1的侧壁和第二堆叠结构SS2的侧壁暴露。可以对基底100的暴露的顶表面以及第一堆叠结构SS1的暴露的侧壁和第二堆叠结构SS2的暴露的侧壁执行氧化工艺，其可以形成氧化材料OM。例如，可以在暴露于沟槽TR的半导体图案SP和基底100上部分地形成氧化材料OM。

可以选择性地蚀刻暴露于沟槽TR的第二介电层ILD2以形成第一凹槽RS1。可以使用可选择性地蚀刻第二介电层ILD2的蚀刻剂通过各向同性蚀刻工艺来蚀刻第二介电层ILD2。各向同性蚀刻工艺可以使每个第二介电层ILD2具有在第二方向D2上减小的宽度。可以由第一介电层ILD1的底表面、第二介电层ILD2的侧壁和半导体图案SP的顶表面来限定每个第一凹槽RS1。

参照图26以及图27A至图27D，半导体图案SP可以具有暴露于沟槽TR和第一凹槽RS1的上部，并且半导体图案SP的暴露的上部可以掺杂有杂质以形成第一杂质区SD1。

可以在第一凹槽RS1中形成第一导线CL1。每条第一导线CL1可以形成为部分地填充第一凹槽RS1中的对应的第一凹槽RS1。可以在第一杂质区SD1的顶表面上形成第一导线CL1。每条第一导线CL1可以具有在第一方向D1上延伸的线形。例如，形成第一导线CL1的步骤可以包括形成导电层(例如，金属)以填充第一凹槽RS1，以及执行各向同性蚀刻工艺以选择性地蚀刻导电层。

可以沉积介电材料以完全填充第一凹槽RS1。沉积的介电材料可以构成第二介电层ILD2。第二介电层ILD2可以覆盖第一导线CL1的相对侧壁。

可以形成共源线CSL以填充沟槽TR。共源线CSL可以置于第一堆叠结构SS1与第二堆叠结构SS2之间。每条共源线CSL可以具有在第一方向D1上延伸的线形。

参照图28以及图29A至图29E，可以在第一堆叠结构SS1和第二堆叠结构SS2上形成包括第三开口OP3的第三掩模图案MA3。每个第三开口OP3可以具有在第一方向D1上延伸的线形或条形。当在平面中观看时，第三开口OP3可以跨越穿透第一堆叠结构SS1和第二堆叠结构SS2的孔HO。

第三掩模图案MA3可以用作蚀刻掩模以蚀刻第一堆叠结构SS1和第二堆叠结构SS2。蚀刻工艺可以使穿透第一堆叠结构SS1和第二堆叠结构SS2中的一个堆叠结构的多个孔HO集成在一起成为单个孔HO。通过蚀刻工艺形成的孔HO可以使半导体图案SP的侧壁暴露。通过蚀刻工艺形成的孔HO可以使竖直介电图案VIP的侧壁暴露。

可以选择性地蚀刻暴露于孔HO的半导体图案SP以形成第二凹槽RS2。可以使用可选择性地蚀刻半导体图案SP的蚀刻剂通过各向同性蚀刻工艺来蚀刻半导体图案SP。各向同性蚀刻工艺可以使每个半导体图案SP具有在第二方向D2上减小的宽度。可以由第二介电层ILD2的底表面、半导体图案SP的侧壁和第一介电层ILD1的顶表面来限定每个第二凹槽RS2。第二凹槽RS2可以位于彼此相邻的一对竖直介电图案VIP之间(见图29C)。

半导体图案SP的暴露于孔HO和第二凹槽RS2的侧壁可以掺杂有杂质以形成第二杂质区SD2。在每个半导体图案SP中，可以在第一杂质区SD1与第二杂质区SD2之间限定沟道区CH。

参照图30以及图31A至图31E，可以对暴露于孔HO和第二凹槽RS2的竖直介电图案VIP和栅极介电层GI执行部分蚀刻。可以使用可选择性地蚀刻竖直介电图案VIP和栅极介电层GI的蚀刻剂通过各向同性蚀刻工艺来蚀刻竖直介电图案VIP和栅极介电层GI。当部分地蚀刻竖直介电图案VIP和栅极介电层GI时，第二凹槽RS2可以扩展。例如，一对相邻的竖直介电图案VIP之间的第二凹槽RS2可以具有在第一方向D1上增大的宽度(见图31C)。

可以在基底100的整个表面上共形地形成第一电极层ELL。第一电极层ELL可以部分地填充第二凹槽RS2。第一电极层ELL可以直接覆盖第二杂质区SD2。

参照图32以及图33A至图33E，可以使第一电极层ELL图案化以形成填充第二凹槽RS2的第一电极EL1。例如，形成第一电极EL1的步骤可以包括形成介电图案以填充第二凹槽RS2，以及使用介电图案作为蚀刻掩模以去除第一电极层ELL的未被介电图案覆盖的部分。

可以对暴露于孔HO的竖直介电图案VIP和栅极介电层GI执行各向同性蚀刻工艺，其可以形成第三凹槽RS3。各向同性蚀刻工艺可以继续，直到从第一电极EL1之间去除竖直介电图案VIP和栅极介电层GI。各向同性蚀刻工艺可以使每个竖直介电图案VIP具有在第二方向D2上减小的宽度。

返回参照图8、图9以及图10A至图10E，可以在第一电极EL1上共形地形成介电层DL。可以在介电层DL上形成第二电极EL2，使得可以用第二电极EL2完全填充孔HO(包括第二凹槽RS2和第三凹槽RS3)。可以执行平坦化工艺直到使第三介电层ILD3的顶表面暴露。可以形成第一接触件CNT1和第二接触件CNT2以分别连接到第一导线CL1和第二导线CL2。

根据本发明构思的一些示例实施例，三维半导体存储器装置(或三维半导体装置)可以包括三维地堆叠在基底上的存储器单元晶体管和数据存储元件(例如，电容器)。该构造可以增大存储器装置的集成度。根据本发明构思的一些示例实施例的三维半导体存储器装置可以适用于在低于约100K的温度下执行的低温计算。

尽管已经参照附图讨论了发明构思的示例实施例，但是将理解的是，在不脱离发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此将理解的是，上面描述的一些示例实施例在所有的方面仅是说明性的而不是限制性的。