阅读说明：本技术 具有屏蔽栅的sj mos器件终端结构及其制作方法 (SJ MOS device terminal structure with shielding grid and manufacturing method thereof ) 是由 吴宗宪 陈彦豪 于 2019-11-07 设计创作，主要内容包括：本发明涉及具有屏蔽栅的SJ MOS器件终端结构及其制作方法,它包括第一导电类型重掺杂衬底、第一导电类型外延层、氧化层、屏蔽栅、栅极导电多晶硅、第二导电类型外延体、第一导电类型源极区、源极接触金属、绝缘介质层、源极金属层、场氧层、下层终端场板和上层终端场板与场氧条块。本发明的器件通过在终端区的场氧层内形成上层终端场板和下层终端场板的结构,可以优化终端环设计,分散终端环的电场分布；在器件元胞区的氧化层内采用上层栅极导电多晶硅、下层屏蔽栅的结构,可降低输入电容,减少器件开关损失；在器件元胞区的第一导电类型外延层内采用阶梯型的第二导电类型外延体,并且和第一导电类型外延层形成SJ MOS的效应。(The invention relates to a terminal structure of an SJ MOS device with a shielding grid and a manufacturing method thereof, and the terminal structure comprises a conductive type heavily doped substrate, a conductive type epitaxial layer, an oxide layer, the shielding grid, grid conductive polysilicon, a second conductive type epitaxial body, a conductive type source region, source contact metal, an insulating dielectric layer, a source metal layer, a field oxide layer, a lower terminal field plate, an upper terminal field plate and a field oxide bar block.)

具有屏蔽栅的SJ MOS器件终端结构及其制作方法

技术领域

本发明涉及具有屏蔽栅的SJ MOS器件终端结构及其制作方法，本发明属于MOS技术领域。

背景技术

使用沟槽技术MOS（即金属-氧化物半导体场效应晶体管）器件在锂电保护、CPU电源、直流对直流电源转换或是同步整流的电路（例如绿色电源、电动汽车与电池管理等）中低压MOS应用领域，有着比平面MOS器件更好的电能转换效率。但是沟槽技术MOS器件在小型化的过程中，面临了器件的导通电阻，电容参数，尤其是输入电容急剧增加带来的开关损耗问题，而沟槽屏蔽栅结构是改善上述开关损耗的技术之一，但是屏蔽栅结构带来的输出电容增加和雪崩能量减少问题，使其在大电流电机驱动和无刷直流马达等电感性负载应用领域受到限制。

发明内容

本发明的目的之一是克服现有技术中存在的不足，提供一种具有更小的开关损失、可以提升性价比和可靠性能的具有屏蔽栅的SJ MOS器件终端结构。

本发明的另一目的是提供具有屏蔽栅的SJ MOS器件终端结构的制作方法。

按照本发明提供的技术方案，所述具有屏蔽栅的SJ MOS器件终端结构，它包括终端区和元胞区，终端区位于器件***且环绕着元胞区，元胞区位于SJ MOS器件的中心区，且元胞区由若干个MOS器件单元体并联而成；

所述SJ MOS器件包括半导体基板，半导体基板包括第一导电类型重掺杂衬底及位于第一导电类型重掺杂衬底的上表面的第一导电类型外延层，在第一导电类型外延层的上表面左侧向下开设有元胞沟槽，在元胞沟槽内设有氧化层，氧化层的上表面凸出第一导电类型外延层的上表面，在氧化层的内部设有呈上下间隔设置的屏蔽栅和栅极导电多晶硅，屏蔽栅位于栅极导电多晶硅的下方，在氧化层之间的第一导电类型外延层的上表面向下开设有阶梯型的第二导电类型外延体槽，在第二导电类型外延体槽内填满第二导电类型外延体，第二导电类型外延体的上表面低于氧化层的上表面；且在从上往下的方向上，第二导电类型外延体槽的内径呈逐级缩小设置；

在第一导电类型外延层的上表面右侧向下开设有终端沟槽，在终端沟槽内设有场氧层，场氧层的上表面凸出第一导电类型外延层的上表面，在场氧层内部设有呈上下间隔设置的下层终端场板和上层终端场板，下层终端场板位于上层终端场板的下方，在场氧层和氧化层之间的第一导电类型外延层的上表面向下开设有阶梯型的第二导电类型外延体槽，在第二导电类型外延体槽内填满第二导电类型外延体，第二导电类型外延体的上表面低于场氧层的上表面，且第二导电类型外延体的上表面凸出第一导电类型外延层的上表面；

在第二导电类型外延体的上表面设有第一导电类型源极区与源极接触金属，在第一导电类型源极区与氧化层的上表面设有绝缘介质层，在绝缘介质层与源极接触金属的上表面设有源极金属层；

在第一导电类型外延层的右侧上表面设有场氧条块，所述源极金属层的右端下表面与场氧条块的左端部上表面以及最左侧的场氧层的上表面接触。

进一步地，所述屏蔽栅和栅极导电多晶硅之间的氧化层的厚度为1000A~5000A。

进一步地，所述下层终端场板和上层终端场板之间的场氧层的厚度为1000A~5000A。

进一步地，所述元胞沟槽与终端沟槽的深度均为4~10um。

进一步地，所述第二导电类型外延体槽每级阶梯的高度为1~5um。

进一步地，所述源极金属层和栅极导电多晶硅之间通过绝缘介质层隔开。

进一步地，所述第一导电类型重掺杂衬底、第一导电类型外延层与第一导电类型源极区为N型导电时，第二导电类型外延体为P型导电；或者，第一导电类型重掺杂衬底、第一导电类型外延层与第一导电类型源极区为P型导电时，第二导电类型外延体为N型导电。

具有屏蔽栅的SJ MOS器件终端结构的制作方法包括以下步骤：

步骤一.提供第一导电类型重掺杂衬底，在第一导电类型重掺杂衬底的上表面生长出第一导电类型外延层；

步骤二.通过图形化光刻板的遮挡，从第一导电类型外延层的上表面向下进行刻蚀，在第一导电类型外延层内同时形成元胞沟槽和终端沟槽，在终端沟槽和元胞沟槽中生长氧化材料，氧化材料填满终端沟槽和元胞沟槽，形成场氧层和氧化层；

步骤三.通过图形化光刻板的遮挡，对场氧层和氧化层进行刻蚀，在场氧层内形成下层终端场板槽，在氧化层内形成屏蔽栅槽；在下层终端场板槽及屏蔽栅槽中淀积多晶硅，并对多晶硅进行回刻，只保留下层终端场板槽及屏蔽栅槽的多晶硅，形成下层终端场板和屏蔽栅；然后再采用湿法刻蚀工艺，对下层终端场板上方两侧的场氧层以及屏蔽栅上方两侧的氧化层进行刻蚀，控制刻蚀的深度，去除下层终端场板上方两侧的场氧层以及屏蔽栅上方两侧的氧化层；

步骤四.采用热氧化工艺，在下层终端场板上方以及屏蔽栅上方生长一层氧化材料；通过图形化光刻板的遮挡，对下层终端场板和屏蔽栅上方的氧化材料进行刻蚀，形成上层场板槽体和上层栅极槽体，然后在上层场板槽体内和上层栅极槽体内淀积多晶硅，多晶硅填满上层场板槽体和上层栅极槽体，形成上层终端场板和栅极导电多晶硅；再用热氧化工艺在上层终端场板和栅极导电多晶硅上面覆盖生成一层氧化材料；最后再对氧化材料进行刻蚀，使第一导电类型外延层的上表面裸露出来；

步骤五.在图形化光刻板的遮挡下，在元胞沟槽之间以及元胞沟槽和终端沟槽之间的第一导电类型外延层的上表面向下进行蚀刻，形成阶梯型的第二导电类型外延体槽；

步骤六.在第二导电类型外延体槽内填入第二导电类型外延，形成第二导电类型外延体；

步骤七.在第二导电类型外延体的上表面注入第一导电类型杂质，推阱后形成第一导电类型源极区；

步骤八.在终端沟槽之间刻蚀后，生长成一层氧化层，形成场氧条块；

步骤九.在第一导电类型源极区和氧化层的上表面淀积出绝缘介质层，然后对绝缘介质层进行刻蚀，形成源极接触孔，在源极接触孔内以及绝缘介质层的上表面填充金属，并对金属进行干法刻蚀，形成源极接触金属与源极金属层。

进一步地，步骤二中，在第一导电类型外延层的上表面、元胞沟槽和终端沟槽中均生长一层氧化材料，再通过湿法腐蚀去除第一导电类型外延层的上表面的氧化材料，只保留元胞沟槽和终端沟槽中的氧化材料，形成场氧层和氧化层。

进一步地，步骤四中，在下层终端场板上方以及屏蔽栅上方生长一层氧化材料，氧化材料同时也覆盖在第一导电类型外延层的上表面上；在上层场板槽体内、上层栅极槽体内和第一导电类型外延层的上表面淀积多晶硅，然后对第一导电类型外延层的上表面上的多晶硅和氧化材料进行刻蚀，使第一导电类型外延层的上表面裸露出来。

本发明具有以下优点：

本发明的器件通过在终端区的场氧层内形成上层终端场板和下层终端场板的结构，可以优化终端环设计，分散终端环的电场分布；

本发明在器件元胞区的氧化层内采用上层栅极导电多晶硅、下层屏蔽栅的结构，可降低输入电容，减少器件开关损失；

在器件元胞区的第一导电类型外延层内采用阶梯型的第二导电类型外延体，并且和第一导电类型外延层形成SJ MOS的效应；

与传统屏蔽栅器件结构相比，本发明的器件具有更低的导通电阻；

与传统屏蔽栅器件结构相比，本发明的器件具有更低的输入和输出寄生电容值；

与传统屏蔽栅器件结构相比，本发明的器件具有更好的雪崩能量特性；

与传统屏蔽栅器件结构相比，本发明的器件具有更好的终端电场分布、更小的终端环设计和更好的器件可靠性能。

附图说明

图1是本发明步骤一的结构图。

图2是本发明步骤二的结构图。

图3是本发明步骤三的结构图。

图4是本发明步骤四的结构图。

图5是本发明步骤五的结构图。

图6是本发明步骤六的结构图。

图7是本发明步骤七的结构图。

图8是本发明步骤八的结构图。

图9是本发明步骤九的结构图。

图10是传统沟槽器件结构图。

图11是现有屏蔽栅器件结构图。

具体实施方式

下面结合具体实施例对本发明作进一步说明。

本发明具有屏蔽栅的SJ MOS器件终端结构，它包括终端区和元胞区，终端区位于器件***且环绕着元胞区，元胞区位于SJ MOS器件的中心区，且元胞区由若干个MOS器件单元体并联而成；

所述SJ MOS器件包括半导体基板，半导体基板包括第一导电类型重掺杂衬底1及位于第一导电类型重掺杂衬底1的上表面的第一导电类型外延层2，在第一导电类型外延层2的上表面左侧向下开设有元胞沟槽3，在元胞沟槽3内设有氧化层4，氧化层4的上表面凸出第一导电类型外延层2的上表面，在氧化层4的内部设有呈上下间隔设置的屏蔽栅5和栅极导电多晶硅8，屏蔽栅5位于栅极导电多晶硅8的下方，在氧化层4之间的第一导电类型外延层2的上表面向下开设有阶梯型的第二导电类型外延体槽9，在第二导电类型外延体槽9内填满第二导电类型外延体10，第二导电类型外延体10的上表面低于氧化层4的上表面；且在从上往下的方向上，第二导电类型外延体槽9的内径呈逐级缩小设置，由此，第二导电类型外延体10为阶梯型结构，且第二导电类型外延体10的外径呈逐级缩小设置；

在第一导电类型外延层2的上表面右侧向下开设有终端沟槽15，在终端沟槽15内设有场氧层16，场氧层16的上表面凸出第一导电类型外延层2的上表面，在场氧层16内部设有呈上下间隔设置的下层终端场板17和上层终端场板18，下层终端场板17位于上层终端场板18的下方，在场氧层16和氧化层4之间的第一导电类型外延层2的上表面向下开设有阶梯型的第二导电类型外延体槽9，在第二导电类型外延体槽9内填满第二导电类型外延体10，第二导电类型外延体10的上表面低于场氧层16的上表面，且第二导电类型外延体10的上表面凸出第一导电类型外延层2的上表面；

在第二导电类型外延体10的上表面设有第一导电类型源极区11与源极接触金属12，在第一导电类型源极区11与氧化层4的上表面设有绝缘介质层13，在绝缘介质层13与源极接触金属12的上表面设有源极金属层14；

在第一导电类型外延层2的右侧上表面设有场氧条块19，所述源极金属层14的右端下表面与场氧条块19的左端部上表面以及最左侧的场氧层16的上表面接触。

进一步地，所述屏蔽栅5和栅极导电多晶硅8之间的氧化层4的厚度为1000A~5000A。

进一步地，所述下层终端场板17和上层终端场板18之间的场氧层16的厚度为1000A~5000A。

进一步地，所述元胞沟槽3与终端沟槽15的深度均为4~10um。

进一步地，所述第二导电类型外延体槽9每级阶梯的高度为1~5um。

进一步地，所述源极金属层14和栅极导电多晶硅8之间通过绝缘介质层13隔开。

进一步地，所述第一导电类型重掺杂衬底1、第一导电类型外延层2与第一导电类型源极区11为N型导电时，第二导电类型外延体10为P型导电；或者，第一导电类型重掺杂衬底1、第一导电类型外延层2与第一导电类型源极区11为P型导电时，第二导电类型外延体10为N型导电。

本发明中，元胞沟槽3的数量为两道或者两道以上，终端沟槽15的数量可以依照器件电压需求设计；上层终端场板18和下层终端场板17可以独立悬浮；屏蔽栅5可以和源极接触或是接地或是独立悬浮。

一种具有屏蔽栅的SJ MOS器件终端结构的制作方法包括以下步骤：

步骤一.提供第一导电类型重掺杂衬底1，在第一导电类型重掺杂衬底1的上表面生长出第一导电类型外延层2；

步骤二.通过图形化光刻板的遮挡，从第一导电类型外延层2的上表面向下进行刻蚀，在第一导电类型外延层内同时形成元胞沟槽3和终端沟槽15，在终端沟槽15和元胞沟槽3中生长氧化材料，氧化材料填满终端沟槽15和元胞沟槽3，形成场氧层16和氧化层4；

步骤三.通过图形化光刻板的遮挡，对场氧层16和氧化层4进行刻蚀，在场氧层16内形成下层终端场板槽，在氧化层4内形成屏蔽栅槽；在下层终端场板槽及屏蔽栅槽中淀积多晶硅，并对多晶硅进行回刻，只保留下层终端场板槽及屏蔽栅槽的多晶硅，形成下层终端场板17和屏蔽栅5；然后再采用湿法刻蚀工艺，对下层终端场板17上方两侧的场氧层16以及屏蔽栅5上方两侧的氧化层4进行刻蚀，控制刻蚀的深度，去除下层终端场板17上方两侧的场氧层16以及屏蔽栅5上方两侧的氧化层4；

步骤四.采用热氧化工艺，在下层终端场板17上方以及屏蔽栅5上方生长一层氧化材料；通过图形化光刻板的遮挡，对下层终端场板17和屏蔽栅5上方的氧化材料进行刻蚀，形成上层场板槽体和上层栅极槽体，然后在上层场板槽体内和上层栅极槽体内淀积多晶硅，多晶硅填满上层场板槽体和上层栅极槽体，形成上层终端场板18和栅极导电多晶硅8；再用热氧化工艺在上层终端场板18和栅极导电多晶硅8上面覆盖生成一层氧化材料；最后再对氧化材料进行刻蚀，使第一导电类型外延层2的上表面裸露出来；

步骤五.在图形化光刻板的遮挡下，在元胞沟槽之间以及元胞沟槽和终端沟槽之间的第一导电类型外延层2的上表面向下进行蚀刻，形成阶梯型的第二导电类型外延体槽9；

步骤六.在第二导电类型外延体槽9内填入第二导电类型外延，形成第二导电类型外延体10；

步骤七.在第二导电类型外延体10的上表面注入第一导电类型杂质，推阱后形成第一导电类型源极区11；

步骤八.在终端沟槽15之间刻蚀后，生长成一层氧化层，形成场氧条块19；

步骤九.在第一导电类型源极区11和氧化层4的上表面淀积出绝缘介质层13，然后对绝缘介质层13进行刻蚀，形成源极接触孔，在源极接触孔内以及绝缘介质层13的上表面填充金属，并对金属进行干法刻蚀，形成源极接触金属12与源极金属层14。

进一步地，步骤二中，在第一导电类型外延层2的上表面、元胞沟槽3和终端沟槽15中均生长一层氧化材料，再通过湿法腐蚀去除第一导电类型外延层2的上表面的氧化材料，只保留元胞沟槽3和终端沟槽15中的氧化材料，形成场氧层16和氧化层4。

进一步地，步骤四中，在下层终端场板17上方以及屏蔽栅5上方生长一层氧化材料，氧化材料同时也覆盖在第一导电类型外延层2的上表面上；在上层场板槽体内、上层栅极槽体内和第一导电类型外延层2的上表面淀积多晶硅，然后对第一导电类型外延层2的上表面上的多晶硅和氧化材料进行刻蚀，使第一导电类型外延层2的上表面裸露出来。

与传统沟槽器件结构（图10）和现有屏蔽栅器件结构（图11）相比，本发明的器件在承受耐压时，具有更高的击穿电压和更低的导通电阻：本发明的器件结构在现有终端区的结构上，改用终端沟槽15的设计，终端沟槽15内部分成两层，分别是上层终端场板18和下层终端场板17结构，如此可以降低终端电场峰值，缩小终端环的长度，减少芯片面积，同时增加器件可靠性能；

本发明的器件结构设计在现有元胞区的屏蔽栅结构之外，再采用阶梯型的P型第二导电类型外延体10，如此会极大地优化由P型第二导电类型外延体10和N型第一导电类型外延层2之间所形成的SJ MOS电场分布，可以使器件表面峰值电场的电场分布可以变得更加平缓均匀，器件耐压时峰值处不易被击穿，因此可以有效提高器件的击穿电压；

本发明的器件导通后，与传统沟槽器件结构与现有屏蔽栅器件结构相比，相同耐压的情况下，本发明的器件可采用更高掺杂的N型第一导电类型外延层2，降低了N型第一导电类型外延层2的电阻，从而降低器件导通电阻；

本发明的器件导通后，与传统沟槽结构与现有屏蔽栅结构相比，由于在阶梯型P型第二导电类型外延体10和N层第一导电类型外延层2之间形成SJ MOS结构，经过优化阶梯型P型第二导电类型外延体10的阶梯数量设计，本发明的器件能提高器件雪崩能量特性，减少输出和输入电容，从而降低器件开关损耗；基于以上原因，本发明的器件具有更小的开关损失，提升了器件的性价比和可靠性能。