阅读说明：本技术 沟槽栅半导体器件及其制造方法 (Trench gate semiconductor device and method of manufacturing the same ) 是由 杨继业 赵龙杰 李�昊 于 2019-10-21 设计创作，主要内容包括：本发明公开了一种沟槽栅半导体器件,沟槽栅包括形成于半导体衬底中沟槽、形成于所述沟槽的底部表面和侧面的栅氧化层；栅氧化层由第一氧化层和第二氧化层叠加而成；第一氧化层为炉管热氧化层；第二氧化层为PECVD氧化层；栅氧化层具有通过RTA处理的热致密结构；利用沟槽中形成的PECVD氧化层具有底部表面的厚度大于侧面厚度的特性,使栅氧化层具有位于沟槽的底部表面的厚度大于位于沟槽的侧面的厚度的结构。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高器件的BVGSS,同时不影响器件的阈值电压,工艺简单且成本低。(The invention discloses a kind of trench gate semiconductor device, wherein the trench gate comprises a trench formed in a semiconductor substrate and gate oxide layers formed on the bottom surface and the side surfaces of the trench, the gate oxide layer is formed by overlapping a th oxide layer and a second oxide layer, a th oxide layer is a furnace tube thermal oxide layer, the second oxide layer is a PECVD oxide layer, the gate oxide layer has a thermal dense structure processed by RTA, and the gate oxide layer has a structure that the thickness of the bottom surface is larger than that of the side surfaces by utilizing the characteristic that the thickness of the PECVD oxide layer formed in the trench is larger than that of the side surfaces, so that the gate oxide layer has the thickness of the bottom surface positioned in the trench larger than that of the side surfaces of the trench.)

沟槽栅半导体器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅半导体器件；本发明还涉及一种沟槽栅半导体器件的制造方法。

背景技术

半导体器件的栅结构包括平面栅和沟槽栅两种，沟槽栅能够得到更大的电流密度和更小的导通电阻而经常应用于功率器件如DMOS器件中。

对于沟槽栅，通常包括沟槽，形成于沟槽内侧表面包括底部表面和侧面的栅氧化层以及将所述沟槽完全填充的多晶硅栅。沟槽栅需要穿过体区，从而能使得多晶硅栅从侧面覆盖体区从而能在栅开启时在被多晶硅栅侧面覆盖的体区表面形成沟道。

对于沟槽栅半导体器件来说，器件的栅源耐压即栅源间反向击穿电压(BVGSS)难以提升。BVGSS主要和栅氧化层相关，通过简单的增加栅氧化层的厚度并不能提高BVGSS。

发明内容

本发明所要解决的技术问题是提供一种沟槽栅半导体器件，能提高器件的BVGSS。为此，本发明还提供一种沟槽栅半导体器件的制造方法。

为解决上述技术问题，本发明提供的沟槽栅半导体器件的沟槽栅包括形成于半导体衬底中沟槽、形成于所述沟槽的底部表面和侧面的栅氧化层。

所述栅氧化层由第一氧化层和第二氧化层叠加而成。

所述第一氧化层为炉管热氧化层。

所述第二氧化层为等离子体加强化学气相沉积(PECVD)氧化层。

所述栅氧化层具有通过RTA处理的热致密结构。

利用所述沟槽中形成的PECVD氧化层具有底部表面的厚度大于侧面厚度的特性，使所述栅氧化层具有位于所述沟槽的底部表面的厚度大于位于所述沟槽的侧面的厚度的结构。

进一步的改进是，所述沟槽栅还包括填充于形成有所述栅氧化层的所述沟槽中的栅导电材料层。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述栅导电材料层包括多晶硅栅。

进一步的改进是，半导体器件还包括第二导电类型掺杂的体区，所述体区形成于所述半导体衬底中，在所述体区表面形成有第一导电类型重掺杂的源区；所述沟槽穿过所述体区，被所述栅导电材料层侧面覆盖的所述体区表面用于形成沟道，所述栅氧化层的位于所述沟槽的侧面的厚度用于调节器件的阈值电压，所述栅氧化层的位于所述沟槽的底部表面的厚度用于提高器件的栅源耐压。

进一步的改进是，所述半导体器件为DMOS器件，还包括第一导电类型重掺杂的漏区，所述漏区形成于减薄后的所述半导体衬底背面。

进一步的改进是，所述第一氧化层的厚度为

为解决上述技术问题，本发明提供的沟槽栅半导体器件的制造方法包括步骤：

步骤一、在半导体衬底中形成沟槽。

步骤二、采用炉管热氧化工艺在所述沟槽的底部表面和侧面形成第一氧化层。

步骤三、采用PECVD工艺形成有所述第一氧化层的所述沟槽的底部表面和侧面形成第二氧化层，由所述第一氧化层和所述第二氧化层叠加形成栅氧化层。

所述PECVD工艺在所述沟槽的底部表面生长的氧化层厚度大于在所述沟槽的侧面生长的氧化层厚度，使所述栅氧化层具有位于所述沟槽的底部表面的厚度大于位于所述沟槽的侧面的厚度的结构。

步骤四、对所述栅氧化层进行RTA处理使所述栅氧化层热致密。

进一步的改进是，步骤四之后还包括步骤：

步骤五、在形成有所述栅氧化层的所述沟槽中填充栅导电材料层。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述栅导电材料层包括多晶硅栅。

进一步的改进是，还包括步骤：

步骤六、在所述半导体衬底中形成第二导电类型掺杂的体区；

所述沟槽穿过所述体区，被所述栅导电材料层侧面覆盖的所述体区表面用于形成沟道，所述栅氧化层的位于所述沟槽的侧面的厚度用于调节器件的阈值电压，所述栅氧化层的位于所述沟槽的侧面的厚度用于提高器件的栅源耐压。

步骤七、在所述体区表面形成第一导电类型重掺杂的源区。

进一步的改进是，半导体器件为DMOS器件，还包括步骤：

步骤八、对所述半导体衬底进行减薄，在减薄后的所述半导体衬底背面形成第一导电类型重掺杂的漏区。

进一步的改进是，所述第一氧化层的厚度为

进一步的改进是，所述半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

本发明对沟槽栅的栅氧化层的工艺结构做了特别的改进，将栅氧化层设置为由第一氧化层和第二氧化层叠加而成，其中第一氧化层采用成膜质量较好的炉管热氧化层，第二氧化层则采用在沟槽的底部表面和侧面成膜厚度不一样的PECVD氧化层最后能使栅氧化层具有位于沟槽的底部表面的厚度大于位于沟槽的侧面的厚度的结构，本发明还会对栅氧化层进行热致密从而能使热致密后的PECVD氧化层的质量提高，本发明的栅氧化层结构具有如下优点：

首先、本发明能保证具有较薄的沟槽侧面的栅氧化层，从而能不影响到器件的阈值电压，不影响对器件沟道的控制能力。

其次、本发明能得到较厚的沟槽底部表面的栅氧化层，而且栅氧化层中包括了质量良好的炉管热氧化层，且PECVD氧化层也经过热致密处理，这使得沟槽底部表面的栅氧化层的质量和厚度同时得到保证，从而能对沟槽的底部表面特别是沟槽底角进行很好的保护，从而能提高器件的BVGSS并提高器件的可靠性。

另外、本发明栅氧化层由两层氧化层直接叠加起来就能形成沟槽底部厚度大于侧面厚度的结构，不需要增加光刻工艺进行定义，所以本发明还具有较低的工艺成本。

附图说明

下面结合附图和

具体实施方式

对本发明作进一步详细的说明：

图1是本发明实施例沟槽栅半导体器件的沟槽栅的示意图；

图2是采用图1所示的沟槽栅的本发明实施例沟槽栅半导体器件器件的结构示意图；

图3A-图3F是本发明实施例沟槽栅半导体器件的制造方法各步骤中的器件的结构示意图；

图4A是本发明实施例沟槽栅半导体器件的沟槽栅的SEM照片；

图4B是图4A中沟槽栅底部的放大图；

图5是本发明实施例沟槽栅半导体器件器件BVGSS曲线和现有器件的BVGSS曲线的对比图。

具体实施方式

如图1所示，是本发明实施例沟槽栅半导体器件的沟槽栅的示意图；本发明实施例沟槽栅半导体器件的沟槽栅包括形成于半导体衬底1中沟槽2、形成于所述沟槽2的底部表面和侧面的栅氧化层101。

所述栅氧化层101由第一氧化层3和第二氧化层4叠加而成。

所述第一氧化层3为炉管热氧化层。

所述第二氧化层4为PECVD氧化层。

所述栅氧化层101具有通过RTA处理的热致密结构。

利用所述沟槽2中形成的PECVD氧化层具有底部表面的厚度大于侧面厚度的特性，使所述栅氧化层101具有位于所述沟槽2的底部表面的厚度d1大于位于所述沟槽2的侧面的厚度d2的结构。

所述沟槽栅还包括填充于形成有所述栅氧化层101的所述沟槽2中的栅导电材料层5。

本发明实施例中，所述半导体衬底1包括硅衬底。所述栅导电材料层5采用多晶硅栅。

所述半导体器件为DMOS器件，如图2所示，是采用图1所示的沟槽栅的本发明实施例沟槽栅半导体器件器件的结构示意图；所述半导体器件还包括第二导电类型掺杂的体区6，所述体区6形成于所述半导体衬底1中，在所述体区6表面形成有第一导电类型重掺杂的源区7；所述沟槽2穿过所述体区6，被所述栅导电材料层5侧面覆盖的所述体区6表面用于形成沟道，所述栅氧化层101的位于所述沟槽2的侧面的厚度用于调节器件的阈值电压，所述栅氧化层101的位于所述沟槽2的底部表面的厚度用于提高器件的栅源耐压。

所述第一氧化层3的厚度为

还包括第一导电类型重掺杂的漏区11，所述漏区11形成于减薄后的所述半导体衬底1背面。

还包括：层间膜8，接触孔9和正面金属层10，所述接触孔9穿过所述层间膜8，所述源区7通过顶部对应的所述接触孔9连接到由正面金属层10组成的源极，所述栅导电材料层5通过对应的所述接触孔9连接到由正面金属层10组成的栅极。

在所述漏区11的背面形成有由背面金属层12组成的漏极。

本发明实施例中，所述半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

本发明实施例对沟槽栅的栅氧化层101的工艺结构做了特别的改进，将栅氧化层101设置为由第一氧化层3和第二氧化层4叠加而成，其中第一氧化层3采用成膜质量较好的炉管热氧化层，第二氧化层4则采用在沟槽2的底部表面和侧面成膜厚度不一样的PECVD氧化层最后能使栅氧化层101具有位于沟槽2的底部表面的厚度大于位于沟槽2的侧面的厚度的结构，本发明实施例还会对栅氧化层101进行热致密从而能使热致密后的PECVD氧化层的质量提高，本发明实施例的栅氧化层101结构具有如下优点：

首先、本本发明实施例能保证具有较薄的沟槽2侧面的栅氧化层101，从而能不影响到器件的阈值电压，不影响对器件沟道的控制能力。

其次、本发明实施例能得到较厚的沟槽2底部表面的栅氧化层101，而且栅氧化层101中包括了质量良好的炉管热氧化层，且PECVD氧化层也经过热致密处理，这使得沟槽2底部表面的栅氧化层101的质量和厚度同时得到保证，从而能对沟槽2的底部表面特别是沟槽2底角进行很好的保护，从而能提高器件的BVGSS并提高器件的可靠性。

另外、本发明实施例栅氧化层101由两层氧化层直接叠加起来就能形成沟槽2底部厚度d1大于侧面厚度d2的结构，不需要增加光刻工艺进行定义，所以本发明实施例还具有较低的工艺成本。

如图4A所示，是本发明实施例沟槽栅半导体器件的沟槽栅的SEM照片；图4B是图4B中沟槽栅底部的放大图；进行测量可以发现，所述栅氧化层101位于所述沟槽2的底部表面的厚度d1为所述栅氧化层101位于所述沟槽2的侧面的厚度d2为

所以d1要大于d2；而且位于所述沟槽2的角落处的所述栅氧化层101的厚度也达到了

所述沟槽2的角落处为所述沟槽栅的最薄弱处，所述沟槽2的角落处的所述栅氧化层101的厚度的增加能提高器件的可靠性。

如图5所示，是本发明实施例沟槽栅半导体器件器件BVGSS曲线和现有器件的BVGSS曲线的对比图，曲线201是现有器件的BVGSS曲线，曲线202是本发明实施例沟槽栅半导体器件器件BVGSS曲线，VG表示器件的栅极电压，IGSS表示器件的栅源之间的漏电流，IGSS突然增加表示栅源击穿，对应的电压为BVGSS，可以看出，曲线202的BVGSS得到增加。

如图3A至图3F所示，是本发明实施例沟槽栅半导体器件的制造方法各步骤中的器件的结构示意图；本发明实施例沟槽栅半导体器件的制造方法包括步骤：

步骤一、如图3A所示，在半导体衬底1中形成沟槽2。

所述半导体衬底1包括硅衬底。

步骤二、如图3A所示，采用炉管热氧化工艺在所述沟槽2的底部表面和侧面形成第一氧化层3。

步骤三、如图3A所示，采用PECVD工艺形成有所述第一氧化层3的所述沟槽2的底部表面和侧面形成第二氧化层4，由所述第一氧化层3和所述第二氧化层4叠加形成栅氧化层101。

所述PECVD工艺在所述沟槽2的底部表面生长的氧化层厚度大于在所述沟槽2的侧面生长的氧化层厚度，使所述栅氧化层101具有位于所述沟槽2的底部表面的厚度d1大于位于所述沟槽2的侧面的厚度d2的结构。

步骤四、如图3A所示，对所述栅氧化层101进行RTA处理使所述栅氧化层101热致密。

步骤五、如图3B所示，在形成有所述栅氧化层101的所述沟槽2中填充栅导电材料层5。

所述栅导电材料层5包括多晶硅栅。

还包括步骤：

步骤六、如图3C所示，在所述半导体衬底1中形成第二导电类型掺杂的体区6。所述沟槽2穿过所述体区6，被所述栅导电材料层5侧面覆盖的所述体区6表面用于形成沟道，所述栅氧化层101的位于所述沟槽2的侧面的厚度用于调节器件的阈值电压，所述栅氧化层101的位于所述沟槽2的侧面的厚度用于提高器件的栅源耐压。

本发明实施例方法中，所述第一氧化层3的厚度为

步骤七、如图3D所示，在所述体区6表面形成第一导电类型重掺杂的源区7。

之后还包括如下正面工艺：

形成层间膜8；

形成穿过所述层间膜8的接触孔9；

形成正面金属层10并对所述正面金属层10进行图形化形成源极和栅极；所述源区7通过顶部对应的所述接触孔9连接到由正面金属层10组成的所述源极，所述栅导电材料层5通过对应的所述接触孔9连接到由正面金属层10组成的所述栅极。

所述半导体器件为DMOS器件，还包括步骤：

步骤八、对所述半导体衬底1进行减薄，在减薄后的所述半导体衬底1背面形成第一导电类型重掺杂的漏区11。

形成背面金属层12，由所述背面金属层12组成漏极。

本发明实施例方法中，所述半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：所述半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。