阅读说明：本技术 半导体装置的制造方法 (Method for manufacturing semiconductor device ) 是由 江国诚 朱熙甯 陈冠霖 程冠伦 王志豪 于 2019-05-08 设计创作，主要内容包括：半导体装置的制造方法包含形成从基底突出的鳍片,此鳍片具有多个牺牲层和多个通道层,其中牺牲层和通道层交替排列,从鳍片的通道区移除牺牲层的一部分,在已经移除牺牲层的一部分的区域中沉积间隔物材料,选择性地移除间隔物材料的一部分,借此露出鳍片的通道区中的通道层,其中间隔物材料的其他部分保留作为间隔物部件,以及形成栅极结构接合于露出的通道层。(A method of fabricating a semiconductor device includes forming a fin protruding from a substrate, the fin having a plurality of sacrificial layers and a plurality of channel layers, wherein the sacrificial layers and the channel layers are alternately arranged, removing a portion of the sacrificial layers from a channel region of the fin, depositing a spacer material in the region where the portion of the sacrificial layers has been removed, selectively removing a portion of the spacer material, thereby exposing the channel layers in the channel region of the fin, wherein other portions of the spacer material remain as spacer members, and forming a gate structure coupled to the exposed channel layers.)

半导体装置的制造方法

技术领域

本发明实施例涉及半导体装置及其制造方法，且特别涉及多栅极半导体装置及其制造方法。

背景技术

半导体集成电路工业已经历快速的成长，随集成电路材料和设计上的技术进展产生了多个集成电路世代，每一个世代比先前的世代具有更小且更复杂的电路。在集成电路发展的过程中，随着几何尺寸(亦即利用制造工艺可以产生的最小元件或线)缩减的同时，功能密度(亦即每个芯片面积内互相连接的装置数量)通常也在增加。这种尺寸缩减的过程通常经由增加生产效率和降低伴随的成本来提供好处，这样的尺寸缩减也增加了集成电路的工艺和制造上的复杂度。

最近已经引入多栅极装置，其通过增加栅极–通道耦合、降低关闭状态电流和减少短通道效应(short-channel effects，SCEs)来努力改善栅极控制。已经引入的一种多栅极装置为栅极全环绕式(gate-all-around transistor GAA)晶体管，GAA装置的名称来自栅极结构，此栅极结构可以在通道区周围延伸，借此从两侧或四侧提供到通道的路径。GAA装置可以与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)工艺相容，且其结构允许GAA装置在保持栅极控制和减少短通道效应(SCE)的同时，进行大幅度的尺寸缩减。在传统工艺中，GAA装置提供用堆叠的纳米层片(nanosheet)配置的通道，整合围绕堆叠的纳米层片的GAA部件的制造具有挑战性。例如，在堆叠的纳米层片GAA工艺流程中，内部间隔物的形成可以是降低电容及防止栅极堆叠与源极/漏极(S/D)区间的漏电流的重要工艺。然而，内部间隔物的未对准会给GAA装置带来不均匀性，并且可能会降低集成芯片的性能。因此，虽然目前的方法在许多方面令人满意，但是对于所产生的装置性能的挑战并非在全部方面都令人满意。

发明内容

根据一些实施例，提供半导体装置的制造方法。此方法包含形成从基底突出的鳍片，此鳍片具有多个牺牲层和多个通道层，其中牺牲层和通道层交替排列。此方法还包含从鳍片的通道区去除牺牲层的一部分，以及在已经去除了牺牲层的一部分的区域中沉积间隔物材料。此方法也包含去除间隔物材料的一部分，借此露出鳍片的通道区中的通道层，其中间隔物材料的其他部分保留作为间隔物部件。此方法还包含形成栅极结构接合于露出的通道层。

根据一些实施例，提供半导体装置的制造方法。此方法包含在半导体基底上形成第一类型和第二类型外延层的堆叠，第一类型和第二类型外延层具有不同的材料组成，且第一类型和第二类型外延层在垂直方向上交替设置。此方法还包含形成虚置栅极覆盖在通道区中上述堆叠的一部分，以及形成外部间隔物层覆盖虚置栅极的侧壁。此方法也包含移除虚置栅极以形成栅极沟槽，其中栅极沟槽露出外部间隔物层的两个相对侧壁。此方法还包含蚀刻栅极沟槽中的第二类型外延层，以及沿着外部间隔物层的两个相对侧壁在栅极沟槽中沉积介电层，并且围绕第一类型外延层。此方法还包含对外部间隔物层的两个相对侧壁之间的介电层的一部分进行处理工艺，其中处理工艺使用外部间隔物层作为处理掩模，以及去除介电层的上述部分，借此形成内部间隔物层。此方法也包含在栅极沟槽中形成栅极堆叠并围绕第一类型外延层。

根据一些实施例，提供多栅极半导体装置。此多栅极半导体装置包含从基底向上延伸的鳍片元件，以及在鳍片元件上方的栅极结构。此多栅极半导体装置也包含相邻于鳍片元件的外延源极/漏极(S/D)部件。此多栅极半导体装置还包含介于栅极结构与外延S/D部件之间的介电间隔物，其中介电间隔物面向栅极结构的侧壁表面在平行于基底的顶表面的平面中具有凸出形状，此凸出形状具有朝向栅极结构延伸的顶点。

附图说明

为了让本发明实施例能更容易理解，以下配合附图作详细说明。应注意的是，根据工业上的标准范例，各个部件(feature)未必按照比例绘制，并且仅用于图示说明的目的。实际上，为了让讨论清晰易懂，各个部件的尺寸可以被任意放大或缩小。

图1A和图1B为根据本发明实施例的一或多个方面，形成包含内部间隔物部件的多栅极半导体装置的方法的流程图。

图2、图3、图4、图5、图6、图7、图8A、图9A、图10A、图11A、图12A和图13A为根据本发明实施例的多个方面，依据图1A和图1B的方法，在制造过程期间的半导体结构的立体图。

图8B、图8C、图8D、图9B、图9C、图9D、图10B、图10C、图10D、图11B、图11C、图11D、图12B、图12C、图12D、图13B、图13C和图13D为根据本发明实施例的多个方面，依据图1A和图1B的方法，在制造过程期间的半导体结构的剖面示意图。

图14A和图14B为根据本发明实施例的一或多个方面，形成包含内部间隔物部件的多栅极半导体装置的另一方法的流程图。

图15、图16、图17、图18、图19、图20、图21A、图22A、图23A、图24A、图25A和图26A为根据本发明实施例的多个方面，依据图14A和图14B的方法，在制造过程期间的半导体结构的立体图。

图21B、图21C、图21D、图22B、图22C、图22D、图23B、图23C、图23D、图24B、图24C、图24D、图25B、图25C、图25D、图26B、图26C和图26D为根据本发明实施例的多个方面，依据图14A和图14B的方法，在制造过程期间的半导体结构的剖面示意图。

附图标记说明：

100、1400～方法；

102、104、106、108、110、112、114、116、118、120、124、126、128、1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1424、1426、1428～步骤；

200、201～半导体装置；

202～基底；

204～外延堆叠；

206、208～外延层；

210～鳍片；

212～硬掩模(HM)层；

214、230～氧化物层；

216、232～氮化物层；

218～沟槽；

220～浅沟槽隔离(STI)部件；

222～虚置栅极堆叠；

224～虚置介电层；

226～虚置电极层；

228～硬掩模；

234～间隔物材料层(侧壁间隔物)；S₂₃₄～侧壁；

236～介电材料层；

238～外延S/D部件；

240～层间介电(ILD)层；

242～接触蚀刻停止层(CESL)；

246～栅极沟槽；

248～间隙；

252～内部间隔物材料层；

252a～中间部分；

252b～部分(内部间隔物)；

260～处理工艺；

264、266～区域；

268～顶点；

280～HK MG堆叠(栅极结构)；

282～界面层；

284～高K栅极介电层；

286～栅极电极层；

298～空隙；

d1、d2～距离；

d3～厚度；

d4～额外宽度。

具体实施方式

以下内容提供了许多不同实施例或范例，以实现本发明实施例所提供的不同部件(feature)。以下描述组件和配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

另外，为了容易描述本发明实施例的图示说明的一个元件或部件与另一个元件或部件之间的关系，在此可以使用空间相关用语，例如“在…下方”、“在…底下”、“较低”、“在…上方”、“之上”、“较高”等衍生的空间相关用语。这些空间相关用语意欲涵盖除了图中示出的方向以外，在使用或操作中的装置的不同方位。设备可以用其他方向定位(旋转90度或在其他方向)，且在此描述中所使用的空间相关用语可以依此做相应的解读。此外，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，此用语的含义应涵盖处在所述数字的+/-10％内的数字。例如，用语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本发明实施例通常涉及半导体装置及制造方法，并且还特别涉及制造具有自对准内部间隔物的栅极全环绕式(GAA)晶体管。还应注意的是，本发明实施例以多栅极晶体管的形式呈现实施例，多栅极晶体管包含栅极结构形成在通道区的至少两侧上的那些晶体管。这些多栅极半导体装置可包含p型金属氧化物半导体装置或n型金属氧化物半导体装置。由于这些多栅极半导体装置的鳍状结构可以呈现具体范例，并且在此将其称为鳍式场效应晶体管(fin field effect transistors，FINFET)。在此还呈现了被称为栅极全环绕式(GAA)装置的多栅极晶体管的实施例，GAA装置包含具有栅极结构或其一部分形成在通道区的四侧(例如，围绕通道区的一部分)的任何装置。在此呈现的装置还包含具有设置在纳米线通道、条形通道和/或其他合适的通道配置中的通道区的实施例。在此呈现的是可以具有与单个连续栅极结构相关联的一个或多个通道区(例如，多个纳米线)的装置的实施例。然而，在本发明所属技术领域中普通技术人员将可理解，此教示可以应用于单个通道(例如，单个纳米线)或任何数量的通道。在本发明所属技术领域中普通技术人员可以理解，半导体装置的其他示例也可以受益于本发明实施例的各个方面。

随着鳍式场效应晶体管(FinFET)中鳍片宽度的尺寸减小，通道的宽度改变可能会导致不期望发生的变化和迁移率损失。目前正在研究GAA晶体管，例如纳米层片晶体管，作为鳍式场效应晶体管的替代物。在纳米层片晶体管中，晶体管的栅极完全环绕通道(例如，纳米线通道或条形通道)而制造，使得通道被栅极围绕或封住。这种晶体管具有经由栅极改善通道的静电控制的优点，这也减少了漏电流。纳米层片晶体管包含内部间隔物和侧壁间隔物(也称为外部间隔物)和其他部件，内部间隔物通常由对于侧壁间隔物而言额外的工艺形成。例如，在制作侧壁间隔物和外延成长源极/漏极(S/D)部件之后，经由湿式或气相蚀刻移除来制造用于内部间隔物的空间。然后，通过介电材料沉积形成内部间隔物。然而，在湿式或气相蚀刻移除期间，例如由于负载效应，对内部间隔物的空间的精细控制可能是具有挑战性的。因此，所得到的内部间隔物可能在跨越纳米层片的不同层具有不均匀的尺寸，进一步导致通道长度变化。本发明实施例的目的是设计自对准内部间隔物形成方法，以便精确地控制内部间隔物的尺寸和位置，并改善跨越纳米层片的不同层的通道长度的均匀性。

图1A和图1B所示是包含制造多栅极半导体装置的方法100，在此所使用的术语“多栅极装置”用于描述装置(例如，半导体晶体管)，其具有设置在装置的至少一个通道的多个侧面上的至少一些栅极材料。在一些示例中，多栅极装置可以被称为GAA装置或纳米层片装置，其具有设置在装置的至少一个通道的至少四个侧面上的栅极材料。通道区可以称为“纳米线”，在此使用的通道区包含各种几何形状(例如，圆柱形、条形)和各种尺寸的通道区。

图2、图3、图4、图5、图6、图7、图8A、图9A、图10A、图11A、图12A和图13A是依据图1A和图1B的方法100的各个阶段，半导体装置200的实施例的立体图。图8B、图9B、图10B、图11B、图12B和图13B是沿着第一切线(例如，图8A中的切线B-B)，半导体装置200的实施例的对应剖面图，其沿着通道的长度方向，并垂直于基底的顶面。图8C、图9C、图10C、图11C、图12C和图13C是沿着第二切线(例如，图8A中的切线C-C)，半导体装置200的实施例的对应剖面图，其位于栅极区中，并且垂直于通道的长度方向。图8D、图9D、图10D、图11D、图12D和图13D是沿着第三切线(例如，图8A中的切线D-D)，半导体装置200的实施例的对应剖面图，其沿着通道的长度方向，并平行于基底的顶面。

与在此讨论的其他方法实施例和示范的装置一样，应当理解，半导体装置200的一些部分可以由CMOS技术的工艺流程制造，因此这里仅简要描述一些工艺。此外，示范的半导体装置可以包含各种其他装置和部件，例如其他类型的装置，其例如为额外的晶体管、双极性接面晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(staticrandom access memory，SRAM)和/或其他逻辑电路等，但为了更好地理解本发明实施例的发明概念而被简化。在一些实施例中，示范装置包含多个半导体装置(例如，晶体管)，其包含可以互连的P型场效应晶体管(PFET)、N型场效应晶体管(NFET)等。此外，应注意的是，方法100的工艺步骤包含参考图2-图13D的任何描述，并且本发明实施例中提供的方法和示范附图的其余部分都仅是示例性的，并非意图将其限制在所附申请专利范围中具体陈述的内容以外。

参考图1A，方法100开始于步骤102，在此提供基底。参考图2的示例，在步骤102的实施例中，提供基底202。在一些实施例中，基底202可以是半导体基底，例如硅基底。基底202可以包含各种层，其包含形成在半导体基底上的导电或绝缘层。根据本发明所属技术领域已知的设计要求，基底202可以包含各种掺杂配置。例如，可以在针对不同装置类型(例如，n型场效应晶体管(NFET)、p型场效应晶体管(PFET))设计的区域中，在基底202上形成不同的掺杂分布(例如，n型井、p型井)。合适的掺杂可包含掺杂物的离子注入和/或扩散工艺。基底202可以具有隔离部件(例如，浅沟槽隔离(shallow trench isolation，STI)部件)，其介于提供不同装置类型的区域之间。基底202还可以包含其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。另外，基底202可以包含化合物半导体和/或合金半导体。此外，基底202可以选择性地包含外延层(epi-layer)，其可以应变以提高性能，基底202还可以包含绝缘体上的硅(silicon-on-insulator，SOI)结构，和/或可以具有其他合适的增强部件。

在方法100的一个实施例中，于步骤102中，执行抗接面击穿(anti-punchthrough，APT)注入。例如，可以在装置的通道区下面的区域中执行APT注入，以防止接面击穿或不希望发生的扩散。

回到图1A，接着方法100进行到步骤104，于基底上成长一个或多个外延层。参考图2的示例，在步骤104的实施例中，在基底202上形成外延堆叠204，外延堆叠204包含第一组成物的外延层206，以及第二组成物的外延层208***于外延层206之间，第一组成物和第二组成物可以是不同的。在一实施例中，外延层206是硅锗(SiGe)，且外延层208是硅(Si)。然而，其他实施例也是可能的，其包含提供具有不同氧化速率和/或蚀刻选择性的第一组成物和第二组成物的那些实施例。在一些实施例中，外延层206包含SiGe，且外延层208包含Si，外延层208的Si氧化速率小于外延层206的SiGe氧化速率。

外延层208或其一部分可以形成多栅极半导体装置200的纳米层片通道。在此使用的用语纳米层片是用来表示具有纳米级或甚至微米级尺寸的任何材料部分，并且具有细长形状，而不管此部分的剖面形状。因此，此用语表示具有圆形和大致上圆形的剖面的细长材料部分，以及表示包含例如圆柱形或大致上矩形剖面的梁或条形材料部分。下面进一步讨论使用外延层208来界定装置的一个或多个通道。

应注意的是，如图2所示的外延层206的七个层和外延层208的六个层交替排列仅用于说明的目的，并不意图限制其在申请专利范围中具体陈述的内容以外。可以理解的是，可以在外延堆叠204中形成任意数量的外延层，其层数取决于半导体装置200所需的通道区数量。在一些实施例中，外延层208的数量在2到10之间。

在一些实施例中，每个外延层206的厚度范围为约2纳米(nm)至约6nm。堆叠的外延层206的厚度大致上是均匀的。然而在所示实施例中，顶部外延层206比其下面的其他外延层206更薄(例如，其他外延层206厚度的一半)。顶部外延层206作为覆盖层，在后续工艺中为其他外延层提供保护。在一些实施例中，每个外延层208的厚度范围为约6nm至约12nm。在一些实施例中，堆叠的外延层208的厚度大致上是均匀的。如以下更详细的描述，外延层208可以作为随后形成的多栅极半导体装置的通道区，并且基于装置性能考虑来选择其厚度。通道区中的外延层206最终可以被去除，并且用于界定随后形成的多栅极半导体装置的相邻通道区之间的垂直距离，并且基于装置性能考虑来选择其厚度。因此，外延层206也可以称为牺牲层，且外延层208也可以称为通道层。

举例来说，外延堆叠204的各层的外延成长可以经由分子束外延(molecular beamepitaxy，MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)工艺、和/或其他合适的外延成长工艺来执行。在一些实施例中，外延成长的层，例如外延层208包含与基底202相同的材料。在一些实施例中，外延成长的层206和208包含与基底202不同的材料。如上所述，在至少一些示例中，外延层206包含外延成长的硅锗(SiGe)层，且外延层208包含外延成长的硅(Si)层。另外，在一些实施例中，外延层206和208中的任一个可以包含其他材料，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或者前述的组合。如前述所讨论的，可以基于提供不同的氧化率、蚀刻选择性特性来选择外延层206和208的材料。在一些实施例中，外延层206和208大致上不含掺杂物(即，具有从约0cm^-3到约1×10¹⁷cm^-3的外来掺杂物浓度)，其中例如在外延成长工艺期间不执行有意的掺杂。

然后，方法100进行到步骤106，经由图案化形成鳍片元件(称为鳍片)。参考图3的示例，在步骤106的实施例中，形成从基底202延伸的多个鳍片210。在各种实施例中，每个鳍片210包含由基底202形成的基底部分，以及包含外延层206和208的外延堆叠的每个外延层的部分。可以使用合适的工艺制造出鳍片210，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合了光刻和自对准工艺，其使得产生的图案所具有的例如间距比其他使用单一直接的光刻工艺能够获得的间距更小。例如，在一实施例中，形成牺牲层于基底上，并使用光刻工艺将牺牲层图案化。使用自对准工艺在图案化牺牲层的侧面形成间隔物，然后将牺牲层移除，接着可使用留下来的间隔物或心轴，经由蚀刻初始外延堆叠204来图案化出鳍片210。蚀刻工艺可以包含干蚀刻、湿蚀刻、反应性离子蚀刻(reactive ion etching，RIE)和/或其他合适的工艺。

在图示说明的实施例中，于图案化出鳍片210之前，在外延堆叠204上方形成硬掩模(hard mask，HM)层212。在一些实施例中，HM层212包含氧化物层214(例如，可包含SiO₂的垫氧化物层)和形成在氧化物层214上的氮化物层216(例如，可包含Si₃N₄的垫氮化物层)。氧化物层214可以作为外延堆叠204和氮化物层216之间的粘着层，并且可以作为蚀刻氮化物层216的蚀刻停止层。在一些示例中，HM层212包含热成长氧化物、化学气相沉积(chemicalvapor deposition，CVD)沉积的氧化物和/或原子层沉积(atomic layer deposition，ALD)沉积的氧化物。在一些实施例中，HM层212包含由CVD和/或其他合适技术沉积的氮化物层。

随后可以使用包含光刻和蚀刻工艺的合适工艺来制造鳍片210，光刻工艺可包含在HM层212上形成光阻层(未示出)，将光阻曝光于图案，执行曝光后烘烤工艺，以及将光阻显影，以形成包含光阻的掩模元件。在一些实施例中，可以使用电子束(e-beam)光刻工艺来执行光阻的图案化，以形成掩模元件。然后可以使用掩模元件来保护基底202的一些区域和在其上形成的层，并且蚀刻工艺在未受保护的区域中，形成穿过HM层212、穿过外延堆叠204并进入基底202的沟槽218，借此留下多个延伸的鳍片210。可以使用干蚀刻(例如，反应性离子蚀刻)、湿蚀刻和/或前述的组合来蚀刻出沟槽218。

还可以使用许多其他实施例的方法在基底上形成鳍片，包含例如界定鳍片区域(例如，经由掩模或隔离区)，以及用鳍片210的形式外延成长外延堆叠204。在一些实施例中，形成鳍片210可包含修整(trim)工艺，以减小鳍片210的宽度。修整工艺可包含湿式和/或干式蚀刻工艺。

参考图1A和图4，方法100进行到步骤108，形成介于鳍片210之间的浅沟槽隔离(shallow trench isolation，STI)部件220。举例来说，在一些实施例中，首先在基底202上沉积介电层，用介电材料填充沟槽218。在一些实施例中，介电层可包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数(k)介电质、前述的组合和/或其他合适的材料。在各种示例中，可以通过CVD工艺、低于大气压的CVD(subatmospheric CVD，SACVD)工艺、可流动的CVD工艺、ALD工艺、物理气相沉积(physicalvapor deposition，PVD)工艺和/或其他合适的工艺来沉积介电层。在一些实施例中，在沉积介电层之后，例如可以对半导体装置200进行退火，以改善介电层的品质。在一些实施例中，介电层(以及随后形成的STI部件220)可包含多层结构，例如，具有一个或多个衬垫层。

在形成浅沟槽隔离(STI)部件的一些实施例中，在沉积介电层之后，例如通过化学机械研磨(chemical mechanical polishing，CMP)工艺对沉积的介电材料进行减薄和平坦化。在一些实施例中，HM层212(图3)作为CMP停止层。参考图4的示例，介于鳍片210之间的STI部件220是凹陷的，将STI部件220凹陷，以提供在STI部件220上方延伸的鳍片210。在一些实施例中，凹陷工艺可包含干蚀刻工艺、湿蚀刻工艺和/或前述的组合。也可以在STI部件220的凹陷之前、期间和/或之后去除HM层212，例如可以通过使用H₃PO₄或其他合适的蚀刻剂的湿式蚀刻工艺去除HM层212。在一些实施例中，通过用于使STI部件220凹陷的相同蚀刻剂去除HM层212。在一些实施例中，控制凹陷的深度(例如，通过控制蚀刻时间)，以产生鳍片210的露出上方部分的所需高度。在图示说明的实施例中，所需的高度暴露出外延堆叠204的每个层。

然后，方法100进行到步骤110，形成牺牲层或牺牲部件，特别是虚置栅极结构。虽然本发明实施例的讨论是关于替换栅极工艺，并因此形成虚置栅极结构且随后替换，但是其他配置也是可能的。

参考图5，形成栅极堆叠222。在一实施例中，栅极堆叠222是虚置(牺牲)栅极堆叠，其随后被移除(参考步骤118)。因此，在使用栅极后制(gate-last)工艺的一些实施例中，栅极堆叠222是虚置栅极堆叠，并且将在半导体装置200的后续工艺阶段由最终栅极堆叠代替。在细节上，如下所述，虚置栅极堆叠222在后面的工艺阶段可以用高介电常数(K)介电层(HK)和金属栅极电极(MG)代替。在一些实施例中，虚置栅极堆叠222形成在基底202上方，并且至少部分地设置在鳍片210上方。鳍片210位于虚置栅极堆叠222下方的部分可以被称为通道区。虚置栅极堆叠222还可以界定鳍片210的源极/漏极(S/D)区，例如鳍片210的邻近通道区并且在通道区的两侧的区域。

在图示说明的实施例中，步骤110首先在鳍片210上形成虚置介电层224。在一些实施例中，虚置介电层224可包含SiO₂、氮化硅、高介电常数(高K)介电材料和/或其他合适的材料。在各种示例中，可以通过CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积虚置介电层224。举例来说，虚置介电层224可用于防止后续工艺(例如，随后形成虚置栅极堆叠)对鳍片210的损坏。随后，步骤110形成虚置栅极堆叠222的其他部分，包含虚置电极层226和硬掩模228，硬掩模228可包含多个层230和232(例如，氧化物层230和氮化物层232)。在一些实施例中，虚置栅极堆叠222由各种工艺步骤形成，例如层沉积、图案化、蚀刻以及其他合适的工艺步骤。示例的层沉积工艺包含CVD(包含低压CVD和等离子体增强CVD)、PVD、ALD、热氧化、电子束蒸镀或其他合适的沉积技术、或前述的组合。在形成栅极堆叠时，举例而言，图案化工艺包含光刻工艺(例如，光照式光刻或电子束光刻)，其可以进一步包含光阻涂布(例如，旋涂)、软烤、光掩模对准、曝光、曝光后烤、光阻显影、润洗、干燥(例如，旋转干燥和/或硬烤)、其他合适的光刻技术和/或前述的组合。在一些实施例中，蚀刻工艺可以包含干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他蚀刻方法。在一些实施例中，虚置电极层226可包含多晶硅(polysilicon)。在一些实施例中，硬掩模228包含氧化物层230，例如可包含SiO₂的垫氧化物层。在一些实施例中，硬掩模228包含氮化物层232，例如可包含Si₃N₄、氮氧化硅和/或碳化硅的垫氮化物层。

仍参考图5，在一些实施例中，在形成虚置栅极堆叠222之后，从鳍片210的S/D区移除虚置介电层224。蚀刻工艺可包含湿蚀刻、干蚀刻和/或前述的组合。选择蚀刻工艺以选择性地蚀刻虚置介电层224，而基本上不蚀刻鳍片210、硬掩模228和虚置电极层226。

参照图1A和图6，然后方法100进行到步骤112，在基底上沉积间隔物材料层。间隔物材料层可以是顺应层，其随后被回蚀以形成侧壁间隔物。在所示实施例中，间隔物材料层234顺应性地设置在虚置栅极堆叠222的顶部和侧壁上。在此可使用用语“顺应性地(conformally)”，以便于描述在各个区域上具有大致上相同厚度的层。间隔物材料层234可包含介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或前述的组合。在一些实施例中，间隔物材料层234包含多个层，例如主要间隔物壁、衬垫层和类似部件。举例来说，可以通过使用例如CVD工艺、低于大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺，在虚置栅极堆叠222上方沉积介电材料来形成间隔物材料层234。应注意的是，在所示实施例中，例如，在ALD工艺中，间隔物材料层234也顺应性地覆盖在露出的S/D区中的鳍片210的侧壁上，并且部分地填充相邻鳍片210之间的空间。如果在填充间隔物材料层234之后，在相邻的鳍片210之间残留间隙，步骤(方块)112可以进一步沉积其他介电材料，例如，介电材料层236，以填充S/D区中相邻鳍片210之间的间隙。介电材料层236可包含氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或前述的组合。在各种实施例中，间隔物材料层234和介电材料层236包含不同的材料组成，例如间隔物材料层234包含氮化硅，且介电材料层236包含碳化硅。

步骤112可以随后执行非各向同性蚀刻工艺，以暴露出与虚置栅极堆叠222相邻且未被虚置栅极堆叠222覆盖的鳍片210的部分(例如，在源极/漏极区中)。通过此非各向同性蚀刻工艺可以完全去除在虚置栅极堆叠222正上方的间隔物材料层的部分。可以保留在虚置栅极堆叠的侧壁上的间隔物材料层的部分，形成侧壁间隔物，为了简化起见，其被表示为侧壁间隔物234。

仍参考图1A和图6，然后方法100进行到步骤114，在基底上形成外延S/D部件238。可以通过执行外延成长工艺来形成外延S/D部件238，此外延成长工艺在源极/漏极区中的鳍片210上提供外延材料。在外延成长工艺期间，虚置栅极堆叠222和侧壁间隔物234将外延S/D部件238限制到S/D区。合适的外延工艺包含CVD沉积技术(例如，气相外延(vapor-phaseepitaxy，VPE)和/或超高真空CVD(ultra-high vacuum CVD，UHV-CVD))、分子束外延和/或其他合适的工艺。外延成长工艺可以使用气体和/或液体前体，其与基底102的组成相互作用。在一些实施例中，在相邻的半导体鳍片210上成长的外延S/D部件238彼此间隔开。在一些实施例中，外延S/D部件238以合并的方式成长，例如图6中所示。在所示实施例中，源极/漏极区中的鳍片210的高度在外延成长外延S/D部件238之前也是凹陷的。作为示例，源极/漏极区中的鳍片210可以变得等于或者低于STI部件220的顶表面，并且外延S/D部件238从鳍片210的顶表面向上延伸到STI部件220上方的高度。

在各种实施例中，外延S/D部件238可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。外延S/D部件238可以在外延工艺期间通过导入掺杂物而被原位掺杂，掺杂物包含：p型掺杂物，例如硼或BF₂；n型掺杂物，如磷或砷；和/或其他合适的掺杂物，其包含前述的组合。如果外延S/D部件238未被原位掺杂，可执行注入工艺(即，接面注入工艺)以掺杂外延S/D部件238。在示例性实施例中，在NMOS装置中的外延S/D部件238包含SiP，且在PMOS装置中的外延S/D部件238包含GeSnB和/或SiGeSnB。此外，可以在外延S/D部件238上形成硅化物或硅锗化物。举例而言，硅化物，例如硅化镍可以通过在外延S/D部件238上沉积金属层，将金属层退火，使得金属层与外延S/D部件238中的硅反应，以形成金属硅化物来形成，然后去除未反应的金属层。

参照图1A和图7，然后方法100进行到步骤116，在基底上形成层间介电(inter-layer dielectric，ILD)层240。在一些实施例中，在形成ILD层240之前，还形成接触蚀刻停止层(contact etch stop layer，CESL)242。在一些示例中，CESL包含氮化硅层、氧化硅层、氮氧化硅层和/或其他本发明所属技术领域已知的材料。CESL可以通过等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD)工艺、和/或其他合适的沉积或氧化工艺形成。在一些实施例中，ILD层240包含例如四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、熔融石英玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、掺杂硼的硅玻璃(boron doped silicon glass，BSG)和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层240。在一些实施例中，在形成ILD层240之后，半导体装置200可经过高热预算工艺将ILD层退火。

在一些示例中，在沉积ILD层之后，可以执行平坦化工艺以去除过量的介电材料。例如，平坦化工艺包含化学机械平坦化(chemical mechanical planarization，CMP)工艺，其去除覆盖虚置栅极堆叠222的ILD层240(和CESL，如果存在的话)的部分，并且平坦化半导体装置200的顶表面。在一些实施例中，CMP工艺还去除硬掩模228(图6)，并暴露出虚置电极层226。

然后，方法100进行到步骤118(图1B)，经由去除虚置栅极堆叠222，在通道区中形成栅极沟槽246，得到的结构如图8A-图8D所示，其中图8A是半导体装置200的立体图，图8B是沿着通道的长度方向(例如，沿着B-B线)截取的剖面图，图8C是在通道区中并且垂直于通道的长度方向(例如，沿着C-C线)截取的剖面图，图8D是经过外延层206中的一个，并且平行于俯视图(例如，沿着D-D线)截取的剖面图。如下所述，随后可以在栅极沟槽246中形成最终栅极结构(例如，包含高K介电层和金属栅极电极)。步骤118可以包含对虚置栅极堆叠222中的材料具有选择性的一个或多个蚀刻工艺。例如，可以使用选择性蚀刻工艺，例如选择性湿蚀刻、选择性干蚀刻或前述的组合，来执行虚置栅极堆叠222的移除。鳍片210的外延层206和208暴露在栅极沟槽246中，侧壁间隔物234的两个相对侧壁S₂₃₄也暴露在栅极沟槽246中。

然后，方法100进行到步骤120(图1B)，从栅极沟槽246中的鳍片210移除外延层206。所得到的结构在图9A-图9D中示出，图9A-图9D分别是半导体装置200的立体图和沿B-B、C-C、D-D线的剖面图。在一实施例中，经由选择性湿蚀刻工艺去除外延层206。在一实施例中，外延层206是SiGe，第二外延层208是硅，其容许选择性地去除外延层206。在一些实施例中，选择性湿蚀刻包含APM蚀刻(例如，氢氧化铵-过氧化氢-水混合物)。在一些实施例中，选择性的去除包含SiGe氧化，然后去除SiGeO_x。例如，可以通过O₃清洁提供氧化，然后经由例如NH₄OH的蚀刻剂去除SiGeO_x。应注意的是，如附图所示，由于外延层206的去除工艺，第二外延层208(例如，纳米线)具有大致上圆形的形状(例如，圆柱形)。应注意的是，在步骤120的暂时工艺阶段期间，在通道区中的相邻纳米线之间提供间隙248(例如，外延层208之间的间隙248)。间隙248中可以填充周围环境物质(例如，空气、氮气)。

然后，方法100进行到步骤122(图1B)，在栅极沟槽246中沉积介电材料层252。更多细节显示如下，蚀刻介电材料层252并形成内部间隔物部件。因此，介电材料层252也称为内部间隔物材料层252。所得到的结构如图10A-图10D所示，图10A-图10D分别是半导体装置200的立体图和沿B-B、C-C、D-D线的剖面图。内部间隔物材料层252沉积在侧壁间隔物234的两个相对侧壁S₂₃₄上和基底202上方，内部间隔物材料层252也包裹通道区中的每个外延层208。内部间隔物材料层252可以填充由上述步骤120中描述的去除外延层206所提供的间隙248。内部间隔物材料层252可以包含介电材料，例如SiN、SiOC、SiOCN、SiCN、SiO₂和/或其他合适的材料。在各种实施例中，侧壁间隔物234和内部间隔物材料层252包含不同的材料组成，例如侧壁间隔物234包含SiN，且内部间隔物材料层252包含SiOC。应注意的是，在所示实施例中，内部间隔物材料层252经由例如ALD工艺顺应性地沉积在侧壁间隔物234的侧壁S₂₃₄上和通道区中的鳍片210的每个纳米线上。

然后，方法100进行到步骤124(图1B)，执行处理工艺260。在各种实施例中，使用侧壁间隔物234作为处理掩模，处理工艺260穿过栅极沟槽246。得到的结构如图11A-图11D所示，图11A-图11D分别是半导体装置200的立体图和沿B-B、C-C、D-D线的剖面图。侧壁间隔物234的两个相对侧壁S₂₃₄之间的内部间隔物材料层252的中间部分(表示为部分252a)接受处理工艺260，导致其材料组成改变，使得其与内部间隔物材料层252的其他部分(表示为部分252b)相比表现出蚀刻选择性。在一些实施例中，处理工艺260包含氧(O₂)灰化，例如等离子体氧灰化。在等离子体氧灰化期间，氧自由基与中间部分252a中的成分，例如C、H、S和N反应，得到各自的挥发性氧化物。在特定示例中，内部间隔物材料层252包含SiCN，在等离子体氧灰化期间，碳和氮以碳氧化物和氮氧化物的形式从中间部分252a释放，而硅被氧化并以氧化硅的形式保留在中间部分252a中。作为比较，在部分252b中，其被侧壁间隔物234覆盖而未接受处理工艺260，因此SiCN基本上保留。因此，在部分252a和252b之间存在蚀刻选择性。如以下进一步详细说明的，随后将在选择性蚀刻工艺中去除部分252a，并且部分252b将保留为内部间隔物。在一些实施例中，等离子体氧灰化在第一灰化步骤中包含C₂F₆和O₂的气态组合，然后在第二灰化步骤中接着用纯O₂。如果有离子的话，C₂F₆和O₂的气态组合比纯O₂更有效地从介电材料层去除离子。类似地，等离子体氧灰化可以包含在第一等离子体灰化步骤中的CF₄和O₂的气态组合，然后在第二步中使用纯O₂等离子体以完成灰化工艺。

在一些实施例中，处理工艺260包含氮处理，例如氮等离子体处理。在氮等离子体处理期间，中间部分252a中的氧被释放，并且氧化物成分被转化为氮化物成分。在特定示例中，内部间隔物材料层252包含氧化硅，其在氮等离子体处理之后释放氧并转化为氮化硅。氮等离子体处理可以使用纯氮等离子体源，或者N₂和O₂混合物源，其具有N₂与O₂的体积比为约60：1至约90：1。氮等离子体处理包含在约4至8托(Torr)的真空下，在约350℃至约450℃的温度下，在约180至约220瓦的功率下，暴露于等离子体源约10至50秒。

在一些实施例中，处理工艺260包含退火工艺。退火工艺可以减弱分子结构内的键结或甚至产生悬键(dangling bonds)，其有助于释放例如C、N、S、H和O的成分。在至少一些实施例中，半导体装置200暴露于约500℃至约800℃的温度范围，并且持续约0.5至约2小时。如果退火工艺低于500℃，则在一些示例中成分的释放可能不足。如果退火工艺高于800℃，则在一些示例中，由于掺杂物扩散，装置性能偏差可能会增加。退火工艺可以进一步包含水蒸气或蒸汽作为氧化剂，压力为约1个大气压。在特定示例中，内部间隔物材料层252包含SiOC，其中退火工艺减弱C的键结，并且进一步以碳氧化物的形式释放C。在退火工艺之后，中间部分252a主要包含氧化硅，而部分252b中的SiOC基本上保留。

参考图11B，为了详细显示，放大了沿B-B线切口的区域264，其包含部分252a和252b之间的界面。部分252a可以扩展到侧壁间隔物234正下方的区域，例如由于在处理工艺260期间的扩散。因此，沿着B-B线切口的部分252a和252b之间的界面可以具有弯曲形状。在一些实施例中，部分252a可以扩展到部分252b中的距离d1为约0.5nm至约5nm。参考图11D，为了详细显示，放大了沿着D-D线切口的区域266，其包含部分252a和252b之间的界面。类似地，在一些实施例中，例如由于扩散，部分252a可以沿Y方向扩展超过侧壁间隔物234的侧壁表面S₂₃₄的距离d2为约0.5nm至约5nm。本发明的发明人已经观察到，从俯视图看，在更靠近侧壁间隔物234的区域中更容易发生扩散。因此，沿着D-D线切口的部分252a和252b之间的界面可以具有两个弯曲区段，其交叉的顶点处大致在部分252b的宽度的中间(宽度沿X方向)。在一些实施例中，距离d1等于距离d2。

然后，方法100进行到步骤126(图1B)，其选择性地去除内部间隔物材料层252的中间部分252a。得到的结构如图12A-图12D所示，图12A-图12D分别是半导体装置200的立体图和沿B-B、C-C、D-D线的剖面图。在各种实施例中，中间部分252a在蚀刻工艺中被移除，蚀刻工艺被调整为对中间部分252a具有选择性，并且基本上不蚀刻部分252b。蚀刻工艺可以包含湿蚀刻、干蚀刻、反应性离子蚀刻或其他合适的蚀刻方法。例如，干蚀刻工艺的实施可以用含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如HBr和/或CHBr₃)、含碘气体、其他合适气体和/或等离子体，和/或前述的组合。例如，湿蚀刻工艺可包含在稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨、含有氢氟酸(HF)、硝酸(HNO₃)和/或醋酸(CH₃COOH)的溶液、或其他合适的湿蚀刻剂中的蚀刻。在特定示例中，中间部分252a包含氮化物，并且蚀刻工艺是使用H₃PO₄或其他合适的蚀刻剂的湿蚀刻工艺。在去除中间部分252a之后，在通道区中的相邻纳米线(即，外延层208)之间出现间隙248。沿Y方向，部分252b的一端邻接外延S/D部件238，部分252b的另一端面对栅极沟槽246和间隙248。如以下进一步详细说明，高K介电层和金属栅极(HK MG)将形成在栅极沟槽246中且邻接部分252b。因此，部分252b提供HK MG和外延S/D部件238之间的隔离。因此，部分252b也被称为内部间隔物252b。

放大的区域264在图12B中示出，在去除中间部分252a之后，内部间隔物252b具有面向栅极沟槽246和沿着B-B线切口的间隙248的内凹表面。内凹表面朝向外延S/D部件238向内延伸。在一些实施例中，内凹表面具有约0.5nm至约5nm的距离(深度)d1。类似地，放大的区域266在图12D中示出，在去除中间部分252a之后，内部间隔物252b具有面向栅极沟槽246和沿着D-D线切口的间隙248的凸出表面。凸出表面包含在顶点268处相交的两个弯曲区段，顶点268大致在部分252b的宽度的中间(宽度沿X方向)。顶点268朝向栅极沟槽246和间隙248向外延伸，顶点268两侧的两个弯曲区段远离栅极沟槽246和间隙248向内弯曲。在一些实施例中，凸出表面具有约0.5nm至约5nm的距离(高度)d2。在一些实施例中，距离d1等于距离d2。部分252b的厚度d3定义为沿着Y方向从顶点268到外延S/D部件238的距离。在一些实施例中，厚度d3与侧壁间隔物234的厚度大致上相同。厚度d3可以在约5nm到约12nm之间。

由于内部间隔物252b的尺寸主要由侧壁间隔物234界定，侧壁间隔物234覆盖内部间隔物252b而使其未接受先前的处理工艺260，由于侧壁间隔物234的顺应性的厚度，每个内部间隔物252b具有从顶层到底层大致上相同的尺寸。相较于形成内部间隔物252b的传统蚀刻工艺，例如由于在蚀刻工艺中的负载效应，在下层(例如，更靠近基底202)处的内部间隔物252b可能变得比在上层中的内部间隔物252b更大。在所示实施例中，具有大致上相同尺寸的内部间隔物252b改善了装置的均匀性，例如在随后的步骤中于栅极沟槽246中形成的HK MG的均匀栅极长度。

然后，方法100进行到步骤128(图1B)，形成栅极结构。得到的结构如图13A-图13D所示，图13A-图13D分别是半导体装置200的立体图和沿B-B、C-C、D-D线的剖面图。栅极结构可以是多栅极晶体管的栅极。栅极结构可以是高K介电层/金属栅极(HK MG)堆叠，然而其他组成也是可能的。在一些实施例中，栅极结构形成的栅极与由通道区中的多个纳米线(现在在其间具有间隙)提供的多通道相关联。

在步骤128的实施例中，HK MG堆叠280形成在半导体装置200的沟槽中，沟槽由去除内部间隔物材料层252的中间部分(即，中间部分252a)和/或释放纳米线208所提供，其参考先前的步骤126描述如上。在各种实施例中，HK MG堆叠280包含界面层282、在界面层上形成的高K栅极介电层284、和/或在高K栅极介电层284上形成的栅极电极层286。在此所使用和描述的高K栅极介电层284包含具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(约3.9)的介电材料。HK MG堆叠280内使用的栅极电极层286可包含金属、金属合金或金属硅化物。另外，HK MG堆叠280的形成可以包含沉积，以形成各种栅极材料和一个或多个衬垫层，以及一或多个CMP工艺，以去除过量的栅极材料，并借此平坦化半导体装置200的顶表面。介于HK MG堆叠280和外延S/D部件238之间提供隔离的是内部间隔物252b。由于内部间隔物252b的尺寸从半导体装置200的顶部到底部的均匀性，栅极长度的均匀性在此得到改善。

在一些实施例中，HK MG堆叠280的界面层282可包含介电材料，例如氧化硅(SiO₂)、HfSiO或氮氧化硅(SiON)。界面层282可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。高K/金属栅极堆叠280的高K栅极介电层284可包含高K介电材料，例如氧化铪(HfO₂)。另外，HK MG堆叠280的高K栅极介电层284可包含其他高K介电材料，例如TiO₂、HfZrO、Ta₂O₃、HfSiO4、ZrO₂、ZrSiO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y2O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO₃(BST)、Al₂O₃、Si₃N₄、氮氧化物(SiON)、前述的组合或其它合适的材料。高K栅极介电层284可以通过ALD、PVD、CVD、氧化和/或其他合适的方法形成。如图13D所示，在一些实施例中，高K栅极介电层284顺应性地沉积在内部间隔物252b和侧壁间隔物234的侧壁上。因此，高k栅极介电层284也可具有凸出面，其顶点朝向栅极电极层286向外延伸。

HK MG堆叠280的栅极电极层286可以包含单层或多层结构，例如具有选定功函数以增强装置性能的金属层(功函数金属层)、衬垫层、润湿层、粘着层、金属合金或金属硅化物的各种组合。举例来说，HK MG堆叠280的栅极电极层286可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或前述的组合。在各种实施例中，HK MG堆叠280的栅极电极层286可以通过ALD、PVD、CVD、电子束蒸镀或其他合适的工艺形成。此外，栅极电极层286可以单独形成用于NFET和PFET晶体管，其可以使用不同的金属层(例如，用于提供N型或P型功函数)。在各种实施例中，可以执行CMP工艺以从HK MG堆叠280的栅极电极层286移除过量金属，借此提供HK MG堆叠280的大致上平坦的顶表面。HK MG堆叠280包含介于每个外延层(纳米线)208之间的部分，外延层208形成多栅极半导体装置200的通道。

半导体装置200可以经历更多工艺以形成本发明所属技术领域中已知的各种部件和区域。例如，后续工艺可以在基底202上形成接触开口、接触金属、以及各种接触/导通孔/线和多层内连线结构(例如，金属层和层间介电质)，其被配置为连接各种部件以形成功能电路，其可包含一个或多个多栅极半导体装置。在示例的更多说明中，多层内连线可以包含垂直内连线，例如导通孔或接触，以及水平内连线，例如金属线。各种内连线结构可以采用各种导电材料，包含铜、钨和/或硅化物。在一个示例中，使用镶嵌和/或双镶嵌工艺形成铜相关的多层内连线结构。此外，可以在方法100之前、期间和之后实施额外的工艺步骤，并且可以根据方法100的各种实施例替换或消除上述一些工艺步骤。

现在参考图14A和图14B，其示出制造多栅极半导体装置的方法1400。方法1400在许多方面大致上类似于方法100，并且上述方法100的描述也适用于方法1400。方法1400的实施例另外开始于比其上方的其他牺牲层更厚的底部牺牲层，其将由内部侧壁材料层代替，以在栅极堆叠和S/D部件之间，以及在基底和S/D部件之间提供更好的隔离，这将在下面进一步详细讨论。

图15、图16、图17、图18、图19、图20、图21A、图22A、图23A、图24A、图25A和图26A是根据图14A和图14B的方法1400的各个阶段的半导体装置201的实施例的立体图。图21B、图22B、图23B、图24B、图25B和图26B是沿着第一切线(例如，图21A中的切线B-B)的半导体装置201的实施例的对应剖面图，其沿着通道的长度方向，并且垂直于基底的顶面。图21C、图22C、图23C、图24C、图25C和图26C是沿着第二切线(例如，图21A中的切线C-C)的半导体装置201的实施例的对应剖面图，其在栅极区中，并且垂直于通道的长度方向。图21D、图22D、图23D、图24D、图25D和图26D是沿着第三切线(例如，图21A中的切线D-D)的半导体装置201的实施例的对应剖面图，其沿着通道的长度方向，并且平行于基底的顶表面。半导体装置201的许多方面基本上类似于半导体装置200的那些方面。为了方便起见，重复参考数字以便于理解。以下讨论一些差异。

方法1400开始于步骤1402，提供基底。步骤1402可以基本上类似于参考图1A的方法100讨论如上的步骤102。参照图15，提供如上所述的基底202。

方法1400进行到步骤1404，提供外延堆叠。步骤1404可以基本上类似于参考图1A的方法100讨论如上的步骤104。参照图15，成长外延堆叠204。交错的外延层206和208的各种材料组成类似于参考图2中的外延堆叠204所讨论的上述内容。一个区别在于底部外延层206的厚度大于外延堆叠204中在其上方的其他外延层206，例如其厚度增厚了约1nm至约5nm。例如，其上方的其他外延层206可以具有约5nm的均匀厚度，而底部外延层206可以具有约6nm至约10nm的厚度。作为比较，堆叠的外延层208的厚度基本上是均匀的，例如约6nm至约12nm。如将于图中示出的，底部外延层206作为内部侧壁材料层的空间保持者，以替换延伸到S/D部件下方的内部侧壁材料层，并且底部外延层206的相对较大厚度有助于在其中填充介电材料以及其他好处，例如更好的栅极到S/D的隔离和更好的漏电抑制。

方法1400进行到步骤1406，图案化并形成一个或多个鳍片。步骤1406可以基本上类似于参考图1A的方法100讨论如上的步骤106。参考图16的示例，提供如上所述的一个或多个鳍片210。

方法1400进行到步骤1408，在此形成STI部件。步骤1408可以基本上类似于参考图1A的方法100讨论如上的步骤108。参考图17的示例，如上所述，STI部件220沉积在鳍片210之间，然后凹陷以暴露出外延堆叠204。

方法1400进行到步骤1410，形成虚置栅极结构。步骤1410可以基本上类似于参考图1A的方法100讨论如上的步骤110。参考图18的示例，如上所述，虚置栅极结构222设置在鳍片210的通道区上方。

方法1400进行到步骤1412，形成侧壁间隔物。步骤1410可以基本上类似于参考图1A的方法100讨论如上的步骤112。参考图19的示例，如上所述，顺应性地沉积侧壁间隔物234，然后非各向同性地蚀刻以覆盖虚置栅极结构222的侧壁。

方法1400进行到步骤1414，其在半导体装置201的源极/漏极区中形成外延S/D部件238。形成外延S/D部件238可以包含在外延成长S/D部件238之前，凹陷在S/D区中的鳍片210，其类似于参考图1A的方法100讨论如上的步骤114。一个区别在于在鳍片210的凹陷期间，外延堆叠204的底部外延层206基本上保留，将外延S/D部件238与基底202分开。例如，外延层206和208的不同半导体材料之间的交替方式，允许终点模式(end mode)蚀刻停止在底部外延层206处。另外，可以应用时间模式蚀刻，以使蚀刻工艺停止在底部外延层206。底部外延层206的相对较大的厚度也有助于该层在时间模式蚀刻工艺中留下。在一些实施例中，在S/D区中，底部外延层206的顶部可以在蚀刻工艺期间被凹陷(如图21B所示)。

方法1400进行到步骤1416，形成层间介电层。步骤1416可以基本上类似于参考图1A的方法100讨论如上的步骤116。参考图20的示例，如上所述形成层间介电(ILD)层240。可以在形成ILD层240之前形成接触蚀刻停止层(CESL)242。

方法1400进行到步骤1418，执行虚置栅极移除。步骤1418可以基本上类似于参考图1B的方法100讨论如上的步骤118。参考图21A-图21D的示例，如上所述，去除虚置栅极结构222，以在侧壁间隔物234的两个相对侧壁S₂₃₄之间形成栅极沟槽246。

方法1400进行到步骤1420，去除牺牲外延层。步骤1420可以基本上类似于参考图1B的方法100讨论如上的步骤120。参考图22A-图22D的示例，在蚀刻工艺中去除通道区中的外延层206，包含底部外延层。如上所述，去除工艺“释放”通道区中的纳米线(例如，外延层208)。此外，还去除S/D区中的底部外延层206，在S/D部件238下方形成空腔，此空腔从一个S/D区连续延伸到相对的S/D区。

方法1400进行到步骤1422，顺应性地沉积内部间隔物材料层在栅极沟槽中。步骤1422可以基本上类似于参考图1B的方法100讨论如上的步骤122。参考图23A-图23D的示例，顺应性地沉积内部间隔物材料层252在侧壁间隔物234的两个相对侧壁S₂₃₄上和基底202上方。内部间隔物材料层252也包裹在通道区中的每个外延层208上。此外，内部间隔物材料层252还填充在S/D部件238正下方的空腔。值得注意的是，由于底部外延层208和基底202之间的相对较大的间隙(由于如上所述较厚的底部外延层206)，空隙298可以保留在底部外延层208和基底202之间的通道区中。在一些其他实施例中，空隙298的区域则填充有内部间隔物材料层252(未示出)。

方法1400进行到步骤1424，朝向内部间隔物材料层执行处理工艺。步骤1424可以类似于参考图1B的方法100讨论如上的步骤124。参考图24A-图24D的示例，处理工艺可以是氧灰化工艺、氮化工艺，或使用侧壁间隔物234作为处理掩模的退火工艺。侧壁间隔物234的两个相对侧壁S₂₃₄之间的内部间隔物材料层252的中间部分(表示为部分252a)接受处理工艺260，导致其材料组成改变，使得与内部间隔物材料层252的其他部分(表示为部分252b)相比表现出蚀刻选择性。如图24B所示，底部外延层208和基底202之间的中间部分252a具有比上方的其他部分252a更大的宽度，这是由于其更大的改造面积，并且因此有更宽的横向扩散。在一些实施例中，在Y方向上，底部外延层208和基底202之间的中间部分252a在每一侧具有约0.5nm至约5nm的额外宽度d4。

方法1400进行到步骤1426，其选择性地去除接受处理工艺的内部间隔物材料层的中间部分。步骤1426可以类似于参考图1B的方法100讨论如上的步骤126。参考图25A-25D的示例，内部间隔材料层252的部分252b保留为内部间隔物。内部间隔物在外延S/D部件238与将要在栅极沟槽246中形成的高K/金属栅极之间提供隔离。此外，部分252b也垂直地保留在外延S/D部件238和基底202之间，以提供两者之间的隔离。

方法1400进行到步骤1428，其形成栅极结构(例如，替换栅极结构、HK MG结构)。步骤1428可以基本上类似于参考图1B的方法100讨论如上的步骤128。参考图26A-图26D的示例，形成栅极结构(HK MG堆叠)280，其包含界面层282、高K栅极介电层284和栅极电极层286。在一实施例中，栅极结构(HK MG堆叠)280位于底部外延层208和基底202之间的部分横向宽于其上方的其他部分，例如每端宽了约0.5nm至约5nm(d4)。内部间隔物252b在外延S/D部件238和HK MG堆叠280之间，以及在外延S/D部件238和基底202之间提供隔离。

并非意图限制，但是本发明的一个或多个实施例为半导体装置及其形成提供了许多益处。例如，本发明实施例提供了自对准内部间隔物形成方法，以便精确地控制内部间隔物的均匀性。作为均匀性的基准，在一些实施例中，内部间隔物的总厚度变化(从顶部到底部)可以在±5％之内(也称为基本均匀的厚度)。内部间隔物的均匀性有助于改善多栅极半导体装置(例如，GAA装置)中跨越纳米层片的不同层的通道长度均匀性。内部间隔物还可以在S/D区和栅极堆叠之间提供隔离，并且也在S/D区和基底之间提供隔离。此外，内部间隔物形成方法可以容易地整合到现有的半导体制造工艺中。

在一个示例性方面，本发明实施例涉及半导体装置的制造方法。此方法包含形成从基底突出的鳍片，此鳍片具有多个牺牲层和多个通道层，其中牺牲层和通道层交替排列；从鳍片的通道区去除牺牲层的一部分；在已经去除了牺牲层的一部分的区域中沉积间隔物材料；去除间隔物材料的一部分，借此露出鳍片的通道区中的通道层，其中间隔物材料的其他部分保留作为间隔物部件；以及形成栅极结构接合于露出的通道层。在一些实施例中，此方法还包含在去除间隔物材料的一部分之前，对间隔物材料的此部分执行处理工艺，使得间隔物材料的此部分与间隔物材料的其他部分相比具有蚀刻选择性。在一些实施例中，处理工艺包括氧灰化工艺或氮化工艺。在一些实施例中，处理工艺包含退火工艺。在一些实施例中，此方法还包含在去除牺牲层的一部分之前，形成外部间隔物层，其中间隔物材料与外部间隔物层物理性地接触，并且其中间隔物部件的厚度大致上等于外部间隔物层的厚度。在一些实施例中，间隔物部件的侧壁表面在平行于基底的顶表面的平面中具有凸出形状，此凸出形状具有朝向栅极结构延伸的顶点。在一些实施例中，间隔物部件的侧壁表面在垂直于基底的顶表面的平面中，并且沿着鳍片的长度方向具有内凹形状，此内凹形状远离栅极结构弯曲。在一些实施例中，此方法还包含形成源极/漏极(S/D)部件，其中间隔物部件介于S/D部件和栅极结构之间。在一些实施例中，S/D部件形成在多个牺牲层中最底部的一个上。在一些实施例中，多个牺牲层中最底部的一个具有比任何其他牺牲层更大的厚度。在一些实施例中，多个牺牲层包含硅锗，并且多个通道层包含硅。

在另一示例性方面，本发明实施例关于半导体装置的制造方法。此方法包含在半导体基底上形成第一类型和第二类型外延层的堆叠，第一类型和第二类型外延层具有不同的材料组成，且第一类型和第二类型外延层在垂直方向上交替设置；形成虚置栅极覆盖在通道区中上述堆叠的一部分；形成外部间隔物层覆盖虚置栅极的侧壁；移除虚置栅极以形成栅极沟槽，其中栅极沟槽露出外部间隔物层的两个相对侧壁；蚀刻栅极沟槽中的第二类型外延层；沿着外部间隔物层的两个相对侧壁在栅极沟槽中沉积介电层，并且围绕第一类型外延层；对外部间隔物层的两个相对侧壁之间的介电层的一部分进行处理工艺，其中处理工艺使用外部间隔物层作为处理掩模；去除介电层的上述部分，借此形成内部间隔物层；以及在栅极沟槽中形成栅极堆叠并围绕第一类型外延层。在一些实施例中，处理工艺包含氧化处理或氮化处理。在一些实施例中，处理工艺包含退火工艺。在一些实施例中，介电层顺应性地沉积在栅极沟槽中。在一些实施例中，在沉积介电层之后，空隙保留在底部第一类型外延层下方。在一些实施例中，外部间隔物层和内部间隔物层包含不同的介电材料。

在又一示例性方面，本发明实施例涉及多栅极半导体装置。此多栅极半导体装置包含从基底向上延伸的鳍片元件；在鳍片元件上方的栅极结构；相邻于鳍片元件的外延源极/漏极(S/D)部件；以及介于栅极结构与外延S/D部件之间的介电间隔物，其中介电间隔物面向栅极结构的侧壁表面在平行于基底的顶表面的平面中具有凸出形状，此凸出形状具有朝向栅极结构延伸的顶点。在一些实施例中，此多栅极半导体装置还包含覆盖栅极结构的侧壁的栅极间隔物，其中介电间隔物的厚度大致上等于栅极间隔物的厚度。在一些实施例中，介电间隔物具有大致上均匀的厚度。

以上概述了数个实施例的部件，使得在本发明所属技术领域中普通技术人员可以更加清楚地理解本发明实施例的概念。在本发明所属技术领域中普通技术人员应该理解，可以使用本发明实施例作为基础，来设计或修改其他工艺和结构，以实现与在此所介绍的实施例相同的目的及/或达到相同的好处。在本发明所属技术领域中普通技术人员也应该理解，这些等效的结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此可以做出各种改变、取代和其他选择。因此，本发明的保护范围应以随附的权利要求范围所界定为准。