阅读说明：本技术 瞬态稳定的绝缘体上硅场效应晶体管 (Transient stable silicon-on-insulator field effect transistor ) 是由 罗伯特·马克·恩格尔基尔克 凯特·巴尔格罗夫 克里斯多佛·C·墨菲 泰罗·塔皮奥·兰塔 西蒙 于 2018-04-30 设计创作，主要内容包括：避免或减轻在绝缘体上硅(SOI)衬底特别是具有富陷阱层的SOI衬底中产生累积电荷的变化的集成电路(IC)。在一个实施方式中,FET被配置成使得在待机模式下,关断FET,同时保持与活动模式期间基本相同的V<Sub>DS</Sub>。在另一实施方式中,FET被配置成使得在待机模式下,中断流经FET的电流,同时保持与活动模式期间基本相同的V<Sub>GS</Sub>。在另一实施方式中,FET被配置成使得在待机模式下,FET被切换至使V<Sub>GS</Sub>和V<Sub>DS</Sub>二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)。可选地,可以在IC衬底中形成S接触件以创建包括对累积电荷影响敏感的FET的受保护区域。(Avoiding or mitigating variations in accumulated charge generation in a silicon-on-insulator (SOI) substrate, particularly an SOI substrate having a trap rich layerAn Integrated Circuit (IC) of (a). In one embodiment, the FET is configured such that in standby mode, the FET is turned off while maintaining substantially the same V as during active mode DS . In another embodiment, the FET is configured such that in a standby mode, current flow through the FET is interrupted while maintaining substantially the same V as during an active mode GS . In another embodiment, the FET is configured such that in the standby mode, the FET is switched such that V GS And V DS Both remain in a very low current state ("trickle current" state) close to their respective active mode operating voltages. Optionally, S-contacts may be formed in the IC substrate to create protected regions comprising FETs that are sensitive to accumulated charge effects.)

瞬态稳定的绝缘体上硅场效应晶体管

相关申请的交叉引用

本申请要求于2017年5月19日提交的美国专利申请15/600,579(代理人案卷号PER-231-PAP)的优先权，其公开内容的全部内容通过引用并入本文。本申请可以与2017年5月19日提交的题为“Managed Substrate Effects For Stabilized SOI FETs”的美国专利申请第15/600,588号(代理人案卷号PER-232-PAP)、2015年12月9日提交的题为“S-Contactfor SOI”的美国专利申请第14/964,412号、2016年12月20日提交的题为“Systems,Methodsand Apparatus for Enabling High Voltage Circuits”的美国专利申请第15/385,618号以及2016年9月16日提交的题为“Standby Voltage Condition for Fast RF AmplifierBias Recovery”的美国专利申请第15/268,297号有关，这些专利申请全部转让给本发明的受让人并且在此通过引用并入本文。

背景技术

(1)技术领域

本发明涉及电子电路，并且更具体地，涉及利用绝缘体上硅技术制造的射频电路。

(2)背景技术

现代射频(RF)收发器已经普遍存在，其表现在蜂窝电话、无线网络(例如，WiFi、蓝牙)、膝上型计算机、平板电脑、计算机***装置(例如，打印机、键盘、鼠标)等中。这种普遍存在使对于更小且更低功率的RF收发器电路设计的需求不断增加。

图1是诸如可以在蜂窝电话中使用的类型的典型现有技术收发器100的框图。如图所示，收发器100包括用于在RF信号路径上直接传送和/或转换信号的RF模拟电路、用于RF信号路径以外的操作需要(例如，用于偏置电压和开关信号)的非RF模拟电路以及用于控制和用户接口要求的数字电路的混合。在该示例中，接收器路径Rx包括RF前端部分、IF块部分、后端部分和基带部分(请注意，在一些实现方式中，各部分之间的线可能是模糊的)。

接收器路径Rx通过天线102和开关单元104接收空中RF信号，这可以通过有源开关装置(例如，场效应晶体管或FET)或者通过实现频域复用的无源装置例如同向双工器(diplexer)或双工器(duplexer)来实现。RF滤波器106将期望的接收到的RF信号传递至低噪声放大器(LNA)108，LNA108的输出在混频器110中与第一本地振荡器112的输出进行组合以生成中频(IF)信号。该IF信号可以在被施加至解调器118之前由IF放大器114放大并且经历IF滤波器116，解调器118可以耦接至第二本地振荡器120。解调器118的输出通过模数转换器122转换为数字信号并且被提供至一个或更多个系统部件124(例如，视频图形电路、声音电路、存储装置等)。转换后的数字信号可以表示例如图像(视频或静止)、声音或符号例如文本或其他字符。

在所示的示例中，发送器路径Tx包括基带部分、后端部分、IF块部分和RF前端部分(同样，在一些实现方式中，各部分之间的线可能是模糊的)。来自一个或更多个系统部件124的数字数据通过数模转换器126转换为模拟信号，数模转换器126的输出被施加至调制器128，调制器128也可以耦接至第二本地振荡器120。调制器128的输出可以在由IF放大器132放大之前经历IF滤波器130。然后IF放大器132的输出在混频器134中与第一本地振荡器112的输出进行组合以生成RF信号。RF信号可以由驱动器136放大，驱动器136的输出被施加至功率放大器(PA)138。放大后的RF信号可以耦合至RF滤波器140，RF滤波器140的输出通过开关单元104耦合至天线102。

收发器100的操作由微处理器142以已知方式控制，微处理器142与系统控制部件(例如，用户接口、存储器/存储装置、应用程序、操作系统软件、功率控制等)交互。另外，收发器100通常将包括其他电路，例如偏置电路146(其可以在整个收发器100中分布在晶体管器件附近)、静电放电(ESD)保护电路(未示出)、测试电路(未示出)、工厂编程接口(未示出)等。

如对于本领域普通技术人员应当明显的是，收发器100的一些部件(例如，滤波器)可以以不同的顺序定位，并且一些部件可以被实现为不同的集成电路(IC)。例如，RF前端可以与电路的其余部分分开实施(尽管存在尝试在单个IC中集成尽可能多的收发器功能的趋势)。可以(并且通常)添加其他部件(例如，另外的滤波器、阻抗匹配网络、可变移相器/衰减器、功率分配器等)。重要的是，在现代收发器中，经常存在不止一个接收器路径Rx和发送器路径Tx——例如，以适应多种频率和/或信令模态——因此开关和控制变得更加复杂。

通常，电子电路设计面临的挑战是不存在理想的部件，特别是在处理RF信号时。例如，RF信号路径中许多无源部件和有源部件的操作特性是频率相关的。作为另一示例，RF电路设计的重大问题是消除或控制不需要的交叉效应(“串扰”)和自效应(self-effects)，例如，寄生电容和电感、不期望的信号耦合、由于环境温度改变以及自发热而导致的性能改变等。当将RF电路实施为IC时，RF设计的问题变得更加尖锐，其中部件材料、电路并置和功率限制增加了优化用于所有部件的操作参数的难度。作为一个示例，FET固有地被设计为与场一起操作，但是场没有独特的边缘并且经常引起交叉效应和自效应。作为另一示例，FET具有受工艺、电压和温度(PVT)变化影响的操作参数。因此，实施为IC的RF电路设计通常需要以牺牲其他参数为代价来优化一些电路参数。

作为这种折衷的示例，如上所述，收发器100通常将包括偏置电路。图2是现有技术偏置电压生成电路200的框图。在该示例中，稳定的基准电压源202提供基准电压V_BG。基准电压源202可以是例如带隙电压基准，该带隙电压基准是广泛用于IC中的与温度无关的电压基准电路，无论电力变化、温度改变和负载如何都会生成基本恒定的电压。基准电压V_BG被施加至电压电流转换器电路204，电压电流转换器电路204实质上将基准电压V_BG除以电阻R以生成基准电流I_REF。基准电流I_REF可以被施加至偏置生成器电路206，偏置生成器电路206生成适合用于特定放大器208的特定偏置电压V_BIAS。取决于整个电路的需要，偏置生成器电路206可以是简单的或复杂的；在2016年9月16日提交的题为“Cascode Amplifier BiasCircuits”的美国专利申请第15/268,229号中描述了各种偏置生成器电路的示例，该专利申请转让给本发明的受让人并且在此通过引用并入本文。

通常，RF电路的突出特性是不同的部件可能需要不同的优化。例如，放大器208在RF信号路径中，并且通常是针对RF频率下的性能而优化的模拟电路。相比之下，虽然偏置电压生成电路200的部件通常也是模拟电路，但是它们通常不以RF频率操作，因此它们可能需要与RF信号路径部件不同的优化。RF电路设计的独特挑战是对于某些电路的优化可能不利地影响其他电路的优化。

通常，对于大多数收发器，RF信号路径部件是要优化的最重要的电路。一段时间以前就认识到，绝缘体上半导体(SOI)IC技术对于这种优化特别有用。SOI技术的重要方面是其中形成有电路的半导体区域通过电绝缘层与体衬底(bulk substrate)隔离。将电路与体衬底隔离的优点是串扰和寄生电容的显著降低，这显著改善了RF部件的速度和功率特性。

图3是示出用于单个FET的典型现有技术SOI IC结构300的框图。SOI结构300包括衬底302、绝缘体层304和有源层306。衬底302通常是半导体材料例如硅。绝缘体层304是电介质，该电介质经常是通过硅衬底302的氧化而形成的二氧化硅；绝缘体层304经常被称为掩埋氧化物(或“BOX”)层。有源层306可以包括注入物和/或层的某种组合，所述注入物和/或层包括掺杂剂、电介质、多晶硅、金属布线、钝化剂和其他材料以形成有源和/或无源电子部件和/或机械结构。例如，在所示的实施方式中，示出了包括源极S、漏极D以及在绝缘层308上的栅极G的FET。未示出的另外的元件可以包括接触件、到其他部件和/或外部连接的导电互连以及保护涂层。

虽然对于RF电路例如收发器部件而言图3的基本SOI IC结构300在一定程度上工作得很好，但是随着频率的增加和功率规格的降低，串扰和寄生元件再次开始影响如线性和切换速度等这种参数。因此，可能需要其他优化。例如，图4是示出用于单个FET的改进的现有技术SOI IC结构400的框图。SOI结构400包括高电阻率衬底402、富陷阱层404、BOX绝缘体层406以及包括单个示例FET 410的有源层408。

衬底402的高电阻率使通过衬底402的寄生路径的阻抗更高。用于高电阻率衬底402的材料典型地包括非常轻掺杂的硅，使得高电阻率衬底402呈现绝缘体的一些特性。已经证明，仅使用高电阻率衬底就能够将用于RF通信电路的SOI结构的优势扩展大致两个频率数量级。

富陷阱层404是另一问题的解决方案。虽然在SOI IC结构中使用时仅高电阻率衬底就能够减少衬底损耗，但是高电阻率衬底极易受到被称为寄生表面传导的另一现象的影响。发生寄生表面传导的问题是因为高电阻率衬底402能够终止场线，但是当电荷载流子受有源层408中的信号电压的改变影响时，高电阻率衬底402的薄表面区域可以形成为反转或累积区域。薄表面区域中的电荷载流子移位的程度由有源层408中的信号直接改变。因此，在没有陷阱层404的情况下，如由有源层408看的高电阻率衬底402与有源层408之间的结(junction)的电容取决于所施加的电压，从而导致非线性和信号纯度的损耗。另外，所施加的电压可以使该界面在高电阻率衬底402一侧上反转，并且在薄表面区域内产生沟道状层，尽管事实上衬底层402具有高电阻性，但是在该薄表面区域内电荷可以很容易地沿横向方向移动。因此，这种影响也可能导致RF通信电路中的信号劣化串扰。

在衬底层402的顶部上形成富陷阱层404基本上减轻了寄生表面传导。富陷阱层404通常在衬底402的顶表面上形成为非晶硅层或多晶硅层，并且显著降低了衬底402的薄表面区域中的电荷载流子的迁移率。由于载流子不能行进得太远，因此保留了衬底402的有效电阻，并且如由有源层408看的电容并不取决于有源层408中的信号。具有富陷阱层404的SOI IC衬底的改进的RF性能如此显著使得具有该配置的晶圆可商购获得。

因此，基于SOI的IC技术将RF性能改善至一定程度；高电阻率SOI衬底进一步将RF性能改善至一定程度；并且具有富陷阱层的高电阻率SOI衬底仍进一步改善了RF性能。然而，在富陷阱层404上方的有源层408中形成的基于SOI的RF电路的改进的性能可能不利地影响在富陷阱层404上方的有源层408中形成的非RF电路例如开关和偏置电路的期望的操作特性。

例如，对于一些部件(例如，用于WiFi收发器的功率放大器，诸如符合IEEE802.11ax或802.1l ac标准的功率放大器)，该部件仅在短时间脉冲(例如，在WiFi功率放大器中为～4mS)内处于活动状态，并且在大多数时间内处于低功率模式(例如，“睡眠”或“待机”模式)以省电。在WiFi示例中，功率放大器的待机功耗可能非常低(例如，<10μA)，但是可能需要放大器具有非常快的睡眠至活动的转变时间(例如，<1μS)并且在活动后不久(例如，<30μS)达到非常稳定的增益。低功率待机模式可以通过基本关闭一些活动电路来实现。更一般地，许多基于无线电的系统，特别是电池供电操作的系统(例如，蜂窝电话和WiFi无线电)大量使用待机模式以节省用电量和/或保持电池寿命。从待机模式转变至活动模式会引入瞬态效应，特别是在偏置电路中，这可能花费很长时间才能解决。然而，许多RF性能和模拟性能要求通常不允许大量的恢复(“缓冲”)时间。通常，这种无线电系统被设计为尽快开始发送最大数据量。这就要求无线电系统在没有明显的瞬态效应的情况下从待机模式唤醒回至活动模式，并且准备发挥其全性能。

加剧IC设计的挑战的是SOI FET可能会随时间产生累积电荷的事实。例如，一种累积电荷取决于FET 410的源极S、漏极D和栅极G处的电位。更具体地，当在某些SOI电路实现方式中使用时，常规FET可以在累积电荷状态下操作。这种现象也被称为“浮体效应”或“扭结效应”，并且更一般地是SOI FET的本体电位与其偏置和载流子复合过程的历史有关的效应。FET的本体相对于绝缘衬底形成电容器，并且因此电荷累积在该电容器上。累积的电荷可能引起不利影响，例如该结构中寄生晶体管的开路(opening)并且引起关断状态泄漏电流(OFF-state leakages)(导致更高的电流消耗)，并且也会引起历史效应，即FET阈值电压V_TH与FET的先前状态有关。

累积电荷的另一方面与FET的关断状态以及对器件线性度的最终影响有关，并且在1011年3月22日发布的题为“Method and Apparatus for use in Improving Linearityof MOSFET'S using an Accumulated Charge Sink”的美国专利第7,910,993B2号中进行了描述并且转让给本发明的受让人。

SOI衬底402上的富陷阱层404可以是累积电荷的单独来源。例如，当有源层中的FET在导通状态与关断状态之间切换时，伴随这种状态改变的电场改变可能会使电荷在富陷阱层404与BOX绝缘体层406之间累积。富陷阱层404的高阻抗性质阻碍了所捕获的累积电荷的耗散。

无论来源如何，累积电荷都可能要花费很长时间才能达到平衡(例如，>4mS)，并且可能影响FET器件的固有属性(例如，器件的阈值电压V_TH)。因此，将大部分或全部开关FET关断以达到待机模式功率水平规范——如上面在WiFi示例中那样——导致在富陷阱层404中或附近累积电荷，当FET重新导通至稳定增益点时，累积电荷会花费时间来耗散；该时间可能会超过所需的睡眠至活动转变规范。

影响FET的操作点的任何东西(例如，V_TH、偏置、电流I_DS等)通常都会不利地影响基于这种器件的电路性能例如放大器电路的增益稳定性。由于累积电荷现象，因此SOI FET基本上具有“记忆”：即，改变FET的操作点还涉及将FET的本体和衬底稳定至新的电位。此外，邻近的FET和带电节点可能影响FET的固有属性。在这种情况下，将FET完全关断并且然后将其导通并且立即使其完全稳定是非常有挑战性的。

即使设置衬底接触件(S接触件)以减轻各种类型的累积电荷——如以上引用的美国专利申请第14/964,412号中所教导的——也由于衬底402的高电阻率限制了电荷的流动而不能完全减轻操作期间的问题(即使接触件是欧姆的)。而且，耦接至衬底402的任何东西都可以改变其电位，从而影响附近的FET器件。

减轻在具有富陷阱层的SOI衬底上制造的FET的累积电荷问题的先前尝试包括改善本体连结的效率(例如，通过在FET的源极侧上散置连结)、使用较短宽度和/或较长长度的FET来减少累积电荷(请注意，较长长度的FET通常不适用于功率放大器)或者采用工艺技术来降低本体连结电阻。还已经尝试在电路级处例如通过创建复制电路来试图追踪由于累积电荷而引起的增益变化来补偿累积电荷问题的影响(而不是实际减轻该问题)。然而，这种电路专用解决方案通常不足以作为通常解决方案。

因此，需要消除或减少在具有富陷阱层的SOI衬底中形成累积电荷或者减轻累积电荷对在具有富陷阱层的SOI衬底上制造的FET的性能的影响的方法和电路。本发明解决了这些和其他需要。

发明内容

本发明包括若干种类型的射频(RF)集成电路(IC)，它们通过避免使电路内的至少一些场效应晶体管(FET)处于完全关断状态来避免或减轻在绝缘体上硅(SOI)衬底——特别是具有富陷阱层的SOI衬底——中产生累积电荷。通过将这种关键FET的待机操作条件保持在活动状态处或尽可能接近活动状态，使累积电荷稳定在接近恒定的水平处。对这种FET的功能的重要见解是下述认识：SOI IC内的FET的某些节点电压变化越小，由于IC的有源层中的电路活动而可以累积的电荷越稳定。

在第一一般实施方式中，FET被配置成使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的V_DS，从而消除或减少累积电荷的变化。

在第二一般实施方式中，FET被配置成使得在待机模式下，中断流经FET的电流，同时保持与活动模式期间基本相同的V_GS，从而消除或减少累积电荷的变化。

在第三一般实施方式中，FET被配置成使得在待机模式下，FET被切换至使V_GS和V_DS二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)，从而减少累积电荷的变化。

在一些实施方式中，在IC衬底中形成S接触件以创建包括对累积电荷影响敏感的FET的受保护区域。更具体地，S接触件基本上围绕每个要被保护的电路，基本上形成了至少部分被S接触件“环”围绕的相应的“阱”。S接触件的环降低了衬底阻抗，并且因此降低了电路下衬底电压的建立时间，有助于屏蔽电路免受电干扰、有助于从IC的某些层排出累积电荷、以及有助于通过防止电路之间的衬底电位不均匀而改善用于阱内的电路的阻抗匹配。

值得注意地，本发明的实施方式——特别是以下所述的“涓流电流”方法——有助于解决SOI衬底(特别是具有富陷阱层的SOI衬底)的大量累积电荷效应，包括浮体效应。

在附图和以下描述中阐述了本发明的一个或更多个实施方式的细节。根据描述和附图以及根据权利要求书，本发明的其他特征、目的和优点将变得明显。

附图说明

图1是诸如可以在蜂窝电话中使用的类型的典型现有技术收发器的框图。

图2是现有技术偏置电压生成电路的框图。

图3是示出用于单个FET的典型现有技术SOI IC结构的框图。

图4是示出用于单个FET的改进的现有技术SOI IC结构的框图。

图5A是当在待机模式下时使FET的V_DS稳定的本发明的第一实施方式的示意图。

图5B是用于为图5A的电路生成V_LOAD的一个电路的示意图。

图5C是被配置处于活动(非待机)模式的图5A的电路的示意图。

图5D是被配置处于待机模式的图5A的电路的示意图。

图6A是当在待机模式下时使FET的V_GS稳定的本发明的第二实施方式的示意图。

图6B是图6A的电路但是被配置成在待机模式下的示意图。

图7A是当在待机模式下时为PFET提供涓流电流状态的本发明的第三实施方式的示意图。

图7B是当在待机模式下时为NFET提供涓流电流状态的本发明的第四实施方式的示意图。

图7C是当在待机模式下时利用固定电流源为NFET提供涓流电流状态的本发明的第五实施方式的示意图。

图7D是当在待机模式下时为PFET提供涓流电流状态的本发明的第四实施方式的示意图。

图8是用于向诸如图2的偏置生成器电路提供基准电流V_BG/R的电流镜电路的示意图。

图9A是基于图7A的PFET电路的电流镜电路的示意图。

图9B是基于图7B的NFET电路的电流镜电路的示意图。

图10是基于图7A的PFET电路的具有匹配漏极特性的电流镜电路的示意图。

图11是基于图7B的NFET电路的偏置电路与可变偏置源极跟随器电路结合使用的示意图。

图12是基于图7C的NFET电路的偏置电路与具有可变电流源的电流镜结合使用的示意图。

图13是示出用于单个FET的具有富陷阱层、BOX绝缘体层和衬底接触件的SOI IC结构的框图。

图14是程式化IC的包括十二个示例电路(例如，用于功率放大器的偏置电路的电流镜)的区域的俯视图。

图15是程式化IC的包括被多个S接触件围绕的十二个示例电路的区域的俯视图。

图16是示出用于消除或减少在易受累积电荷影响并且在绝缘体上硅(SOI)衬底上制造的集成电路中的累积电荷的变化的第一方法的过程流程图。

图17是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第二方法的过程流程图。

图18是示出用于消除或减少在易受累积电荷影响并且在SOI衬底上制造的集成电路中的累积电荷的变化的第三方法的过程流程图。

图19是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第四方法的过程流程图。

图20是示出用于消除或减少在易受累积电荷影响并且在SOI衬底上制造的集成电路中的累积电荷的变化的第五方法的过程流程图。

图21是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第六方法的过程流程图。

图22是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第七方法的过程流程图。

图23是示出用于消除或减少在绝缘体上硅(SOI)衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第八方法的过程流程图。

图24是示出用于消除或减少在易受累积电荷影响并且在作为集成电路的一部分的绝缘体上硅(SOI)衬底上制造的集成电路中的累积电荷的变化的第九方法的过程流程图2400。

在各个附图中，相同的附图标记和名称指示相同的元件。

具体实施方式

本发明包括若干种类型的射频(RF)集成电路(IC)，它们通过避免使电路内至少一些场效应晶体管(FET)处于完全关断状态来避免或减轻在绝缘体上硅(SOI)衬底特别是具有富陷阱层的SOI衬底中产生累积电荷。通过将这种关键FET的待机操作状况保持在活动状态处或尽可能接近活动状态，使累积电荷稳定在接近恒定的水平处。对这种FET的功能的重要见解为下述认识：SOI IC内FET的某些节点电压改变越小，由于IC的有源层中的电路活动而可能累积的电荷越稳定。

在特定应用中，使用本发明的一个或更多个实施方式降低了FET的待机功耗，同时实现非常快的睡眠至活动的转变时间(例如，<1μS)并且在变为活动后不久获得非常稳定的增益(例如，在<30μS中获得<0.05dB增益稳定性)。

值得注意地，本发明的实施方式特别是下面描述的“涓流电流”方法有助于解决SOI衬底(特别是具有富陷阱层的SOI衬底)的大量累积电荷效应，包括浮体效应。

固定的V_DS实施方式

图5A是当在待机模式下时使FET的V_DS稳定的本发明的第一实施方式的示意图。示出了耦接在供应电压V_DD与受控通路开关S1之间的P型FET M1。M1的栅极通过受控栅极开关S2耦接至偏置电压V_BIAS或待机电压V_SB(其可以是V_DD)。作为示例，FET M1可以是功率放大器偏置电路的部件。

可以切换通路开关S1以将M1连接至负载或“伪”负载V_LOAD。V_LOAD可以由约等于活动模式操作期间M1的漏极上存在的电压的电压供应提供。图5B是用于为图5A的电路生成V_LOAD的一个电路的示意图。在该示例中，V_LOAD由简单的电阻分压器电路生成，该电阻分压器电路包括串联耦接在V_DD与电路地之间的电阻R1和R2。V_LOAD的电压取决于V_DD以及R1与R2之比。其他电路可以耦接在M1与V_DD之间和/或M1与负载之间。图5A的电路的NFET版本将看起来类似，但是“上下颠倒”：S1、负载和V_LOAD将连接在V_DD与M1之间，其中M1的NFET版本的源极耦接至电路地；M1的栅极将在V_BIAS与电路地之间切换，并且M1的漏极将通过S1在负载与V_LOAD之间切换。

如对于本领域普通技术人员应当明显的是，S1和S2可以各自实现为以常规方式耦接以用作单刀双掷(SPDT)开关的FET。M1与S1/S2之间的区别在于，M1通常由施加的输入信号(未示出)调制并且基本上表现为可变电阻器，而S1和S2具有两个二进制状态，将公共端子连接至第一节点或第二节点(在图5A中，S1和S2被绘制为处于中间位置，但是两者通常都是二进制的)。

图5C是被配置处于活动(非待机)模式的图5A的电路的示意图。在该配置中，S1的状态被设置为将M1耦接至负载，并且S2的状态被设置为将M1的栅极耦接至V_BIAS。因此，到M1的栅极以及通过M1的所有电流(即，源漏电流I_DS)正常流动，并且M1处于活动导通模式。

图5D是被配置处于待机模式的图5A的电路的示意图。在该配置中，S1的状态被设置为将M1耦接至V_LOAD，并且S2的状态被设置为将M1的栅极耦接至V_SB，其中V_SB被设置为将所有电流都关断的值。例如，通过将V_SB＝V_DD施加至M1的栅极，M1的栅极源极电压V_GS变为0V，从而将M1关断。由于V_LOAD约等于活动模式操作期间M1的漏极上存在的电压，因此跨M1的V_DS与活动(非待机)模式期间基本相同，从而减少了操作点相对于V_DS的变化。由于M1的V_DS在从活动模式转为待机模式时保持基本不变，因此很少或没有将不利地影响M1的开关特性的另外的电荷可以累积。因此，通过将S1和S2切换回至图5C所示的配置，可以使M1迅速返回至活动模式。

可以例如从微处理器142或者从专用功率控制电路或外部电路来提供用于开关S1和S2的控制信号(未示出)(例如，在M1是不包括用于完整收发器的所有电路的功率放大器IC的一部分的情况下)。

虽然图5A、图5C和图5D描绘了P型FET，但是相同的原理适用于N型FET：在待机模式下，关断FET，同时保持与活动模式期间基本相同的V_DS，从而消除或减少累积电荷的变化。

总而言之，本发明的这个方面包括易受累积电荷影响并且在SOI衬底(特别是具有富陷阱层的SOI衬底)上制造的集成电路，该集成电路包括至少一个FET，所述至少一个FET具有V_DS特性并且被配置成使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的V_DS特性，从而消除或减少SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近的累积电荷的变化。

本发明的这个方面还包括在SOI衬底(特别是具有富陷阱层的SOI衬底)上制造的电路，该SOI衬底作为易受累积电荷影响的集成电路的一部分，该电路包括：至少一个FET，所述至少一个FET具有漏极、源极、栅极、V_DS特性以及在漏极与源极之间通过FET的信号路径；耦接至FET的栅极的第一开关，该第一开关被配置成可切换地将栅极耦接至偏置电压或待机电压源之一；以及耦接至FET的信号路径的第二开关，该第二开关被配置成可切换地将信号路径耦接至负载或伪负载电压源之一；其中，在活动模式下，第一开关将FET的栅极耦接至偏置电压，并且第二开关将FET的信号路径耦接至负载；并且其中，在待机模式下，第一开关将FET的栅极耦接至待机电压源，并且第二开关将FET的信号路径耦接至伪负载电压源，从而保持与活动模式期间基本相同的VDS特性，并且从而消除或减少SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近的累积电荷的变化。

固定的V_GS实施方式

图6A是当在待机模式下时使FET的V_GS稳定的本发明的第二实施方式的示意图。示出了耦接在供应电压V_DD与受控通路开关S1之间的P型FET M1，受控通路开关S1又耦接至负载。M1的栅极耦接至偏置电压V_BIAS。S1可以被实现为以常规方式耦接以用作单刀单掷(SPST)开关的FET。因此，S1具有两个二进制状态，即闭合状态(如图6A所示)和断开状态(如图6B所示)。作为示例，FET M1可以是用于功率放大器的偏置电路的部件。此外，其他电路可以耦接在M1与V_DD之间和/或M1与负载之间。图6A的电路的NFET版本将看起来类似，但是“上下颠倒”：S1和负载将在V_DD与M1的漏极之间，其中M1的NFET版本的源极耦接至电路地，M1的栅极连接至V_BIAS，并且M1的漏极通过S1耦接至负载。

在图6A中，M1被配置处于活动(非待机)模式。在该配置中，S1的状态被设置为闭合，从而将M1耦接至负载。因此，到M1的栅极以及通过M1的所有电流(即，源漏电流I_DS)正常流动，并且M1处于活动导通模式。

图6B是图6A的电路但是被配置处于待机模式的示意图。在该配置中，S1的状态被设置为断开，并且因此电流不能通过M1流至负载。更具体地，M1的V_DS为0V，并且M1的V_GS未改变，因此减小了操作点相对于V_GS的变化。由于M1的V_GS在从活动模式转为待机模式时保持基本不变，因此很少或没有将不利地影响M1的开关特性的另外的电荷可以累积。因此，通过将S1切换回至图6A所示的配置，可以使M1迅速返回至活动模式。

同样，可以例如从微处理器142或者从专用功率控制电路或外部电路来提供用于开关S1的控制信号(未示出)。虽然图6A和图6B描绘了P型FET，但是相同的原理适用于N型FET：在待机模式下，中断通过FET的电流(I_DS)，同时保持与活动模式期间基本相同的V_GS，从而消除或减少累积电荷的变化。

总而言之，本发明的这个方面包括易受累积电荷影响并且在SOI衬底(特别是具有富陷阱层的SOI衬底)上制造的集成电路，该集成电路包括至少一个FET，所述至少一个FET具有V_GS特性并且被配置成使得在待机模式下，中断通过FET流动的电流，同时保持与活动模式期间基本相同的V_GS特性，从而消除或减少SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近的累积电荷的变化。

本发明的这个方面还包括在SOI衬底(特别是具有富陷阱层的SOI衬底)上制造的电路，该SOI衬底作为易受累积电荷影响的集成电路的一部分，该电路包括：至少一个FET，所述至少一个FET具有漏极、源极、栅极、V_GS特性以及在漏极与源极之间通过FET的信号路径；以及耦接至FET的信号路径的开关，该开关被配置成可切换地将信号路径耦接至负载或者中断通过FET的信号路径流动的电流；其中，在活动模式下，开关将FET的信号路径耦接至负载；并且其中，在待机模式下，开关中断通过FET的信号路径流动的电流，从而保持与活动模式期间基本相同的V_GS特性，并且从而消除或减少SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近的累积电荷的变化。

涓流电流实施方式

在上述第一实施方式和第二实施方式中，V_GS或V_DS被设置为基本上为0V，以关断通过FET的电流流动或者中断这种电流流动。然而，为了满足特定的功耗规范，FET不必完全关断或者不必使所有电流流动中断；代替地，FET可以被切换至使V_GS和V_DS二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)。实质上，本发明的涓流电流实施方式使得足够的电流能够通过FET以保持FET中的活动传导沟道。相比之下，如果将FET完全关断，则不再形成传导沟道，并且需要在将FET退出待机模式时重新形成传导沟道。实际上，涓流电流模式的FET电路只是仅使足够的电流通过以保持传导沟道处于活动状态并且保持FET在从待机模式转换至活动模式时随时准备导通。例如，对于许多应用而言，具有小于活动模式电流的1/1000的待机模式下的涓流电流就足够了，而在其他应用中，具有小于活动模式电流的1/10000或甚至1/100000的待机模式下的涓流电流可能更有用。作为另一示例，在一个功率放大器偏置电路中，活动模式电流消耗为约10mA，而待机模式电流消耗在约0.1μA至1μA的范围内。

图7A是当在待机模式下时为PFET提供涓流电流状态的本发明的第三实施方式的示意图。示出了耦接在供应电压V_DD与受控通路开关S1之间的P型FET M1。M1的栅极耦接至偏置电压V_BIAS。同样耦接至M1 PFET的栅极的是来自M1的漏极的反馈电压702，反馈电压702提供对M1的V_GS的控制；在一些应用中，反馈电压702可以由可选电路704(图8中示出了一个这样的控制电路的示例)控制或修改。请注意，反馈电压702可以是V_BIAS；即，没有外部偏置电压被施加至M1的栅极，仅反馈电压702被施加至M1的栅极。如在以上示例中，FET M1可以是功率放大器偏置电路的部件。

可以切换通路开关S1以将M1连接至活动模式电阻R_L(其可以由负载提供)或待机模式电阻R_SB。如在上述实施方式中，S1可以被实现为以常规方式耦合以用作单刀双掷(SPDT)开关的FET，使得S1具有两个二进制状态，将公共端子连接至第一节点或第二节点(S1被绘制为处于中间位置，但是通常是二进制的)。其他电路可以耦接在M1与V_DD之间和/或M1与R_L之间。

当图7A的电路被配置处于活动(非待机)模式时，S1的状态被设置为将M1耦合至R_L。因此，通过M1的电流正常流动，并且M1处于活动导通模式。当图7A的电路被配置处于待机模式时，S1的状态被设置为将M1耦接至R_SB。通过M1的电流主要由M1的栅极控制。当R_L改变为R_SB时，I_DS必须改变，这通过借助于反馈电压702通过M1的V_GS的同时改变而自动发生(如果V_BIAS为固定值，并且R_L被切换为R_SB，则V_DS将接近0V，这是因为正常模式I_DS×R_SB远大于V_DD)。

R_SB的电阻应当大体上大于R_L的电阻，以阻止通过M1的电流降至涓流。通常，R_SB应当具有一些可重复获得的电阻值(考虑到PVT影响)，使得涓流电流高于M1的泄漏电流。例如，在一些实施方式中，R_SB与R_L的电阻比在约100：1至约1000：1的范围内。因此，由于在R_SB切换至电路中时少量的涓流电流继续流经M1，因此M1仍处于活动状态，但功率和速度水平大大降低。

图7B是当在待机模式下时为NFET提供涓流电流状态的本发明的第四实施方式的示意图。示出了耦接在电路地与受控通路开关S1(S1被绘制为处于中间位置，但是通常是二进制的)之间的N型FET M1。M1的栅极耦接至偏置电压V_BIAS。同样耦接至M1 NFET的栅极的是来自M1的漏极的反馈电压702，反馈电压702提供对M1的V_GS的控制；在一些应用中，反馈电压702可以由可选电路704控制或修改。再次注意，V_BIAS可以完全由反馈电压702提供。

可以切换通路开关S1以通过活动电阻R_L(其可以由负载提供)或待机模式电阻R_SB将M1连接至V_DD。当图7B的电路被配置处于活动(非待机)模式时，S1的状态被设置为将M1耦合至R_L。因此，通过M1的电流正常流动，并且M1处于活动导通模式。当图7B的电路被配置处于待机模式下时，S1的状态被设置为通过R_SB将M1耦接至V_DD，并且M1的V_GS根据反馈电压702改变，从而减小I_DS。同样，R_SB的电阻应当远大于R_L的电阻，以阻止通过M1的电流流动降至涓流。因此，由于在R_SB切换至电路中时少量的电流继续流经M1，因此M1仍处于活动状态，但功率和速度水平大大降低。

图7C是当在待机模式下时利用固定电流源为NFET提供涓流电流状态的本发明的第五实施方式的示意图。示出了耦接在电路地与受控通路开关S1(S1被绘制为处于中间位置，但是通常是二进制的)之间的N型FET M1。M1的栅极耦接至偏置电压V_BIAS。同样耦接至M1NFET的栅极的是来自M1的漏极的反馈电压702，反馈电压702提供对M1的V_GS的控制；同样，在一些应用中，反馈电压702可以由可选电路704控制或修改，并且V_BIAS可以完全由反馈电压702提供。

可以切换通路开关S1以将M1连接至活动模式电流源I_N或较低功率待机模式电流源I_SB。当图7C的电路被配置处于活动(非待机)模式时，S1的状态被设置为将M1耦接至I_N。因此，通过M1的电流正常流动，并且M1处于活动导通模式。当图7C的电路被配置处于待机模式时，S1的状态被设置为将M1耦接至I_SB，并且M1的V_GS根据反馈电压702改变，从而减小I_DS。应当对由I_SB提供的电流进行调节以使得仅涓流电流流经M1。因此，由于在I_SB切换至电路中时少量的电流继续流经M1，因此M1仍处于活动状态，但功率和速度水平大大降低。

图7D是当在待机模式下时为PFET提供涓流电流状态的本发明的第四实施方式的示意图。示出了耦接在供应电压V_DD与受控通路开关S1之间的P型FET M1。M1的栅极通过开关S2选择性地耦接至偏置电压V_BIAS或涓流电压V_TRICKLE。如在以上示例中，FET M1可以是功率放大器偏置电路的部件。图7B和图7C中所示的实施方式可以类似地配置有开关S2以选择偏置电压V_BIAS或涓流电压V_TRICKLE，而不是使用反馈电压702。

可以切换通路开关S1以将M1连接至活动模式电阻R_L(其可以由负载提供)或待机模式电阻R_SB。开关S2将被控制为同时地在V_BIAS(用于活动模式)或V_TRICKLE(用于待机模式)之间进行选择。如在上述实施方式中，S1和S2可以各自实现为以常规方式耦接以用作单刀双掷(SPDT)开关的FET，使得它们具有两个二进制状态，将公共端子连接至第一节点或第二节点(S1和S2二者都被绘制为处于中间位置，但是通常都是二进制的)。其他电路可以耦接在M1与V_DD之间和/或M1与R_L之间。

当图7D的电路被配置处于活动(非待机)模式时，S1的状态被设置为将M1耦接至R_L，并且S2的状态被设置为将V_BIAS耦接至M1的栅极。因此，通过M1的电流正常流动，并且M1处于活动导通模式。当图7D的电路被配置处于待机模式时，S1的状态被设置为将M1耦接至R_SB，并且S2的状态被设置为将V_TRICKLE耦接至M1的栅极，从而减小I_DS。

图7A至图7D的实施方式的共同特征是开关S1选择性地将源漏信号路径耦合至活动模式正常电流流动路径或电流被(例如，由R_SB)阻止或(例如，由I_SB)调节的待机模式涓流电流路径之一。

在上述所有涓流电流实施方式中，由于M1的V_DS和V_GS在从活动模式转为待机模式时变化很小，因此很少的另外的电荷可以累积在SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近。因此，可以通过将S1切换回至活动模式配置使M1迅速返回至活动模式。在所有情况下，可以例如从微处理器142或者从专用功率控制电路或外部电路来提供用于开关S1的控制信号(未示出)。

无论具体的实现方式如何，相同的原理都适用于所有涓流电流实施方式：在待机模式下，基本上限制通过FET的电流(I_DS)，同时使V_GS和V_DS二者均保持接近它们各自的活动模式操作电压，从而减少累积电荷的变化。

总而言之，本发明的这个方面包括易受累积电荷影响并且在SOI衬底(特别是具有富陷阱层的SOI衬底)上制造的集成电路，该集成电路包括至少一个FET，所述至少一个FET具有漏极、源极、栅极、V_DS特性、V_GS特性以及在漏极与源极之间通过FET的信号路径，并且被配置成使得在待机模式下，相对于流经信号路径的电流，FET被切换至使FET的V_GS特性和V_DS特性二者均保持接近针对V_GS特性和V_DS特性的各自活动模式操作电压的非常低的电流状态，从而减少SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近的累积电荷的变化。

本发明的这个方面还包括在SOI衬底(特别是具有富陷阱层的SOI衬底)上制造的电路，该SOI衬底作为易受累积电荷影响的集成电路的一部分，该电路包括：至少一个FET，所述至少一个FET具有漏极、源极、栅极、V_DS特性、V_GS特性以及在漏极与源极之间通过FET的信号路径；以及耦接至FET的信号路径的开关，该开关被配置成可切换地将信号路径耦接至正常电流流动路径或涓流电流路径；其中，在活动模式下，开关将FET的信号路径耦接至正常电流流动路径；并且其中，在待机模式下，开关将FET的信号路径耦接至涓流电流路径，使得FET的V_GS特性和V_DS特性二者均接近针对V_GS特性和V_DS特性的各自活动模式操作电压，从而减少SOI衬底和/或任何富陷阱层和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近的累积电荷的变化。涓流电流路径相对于正常电流流动路径可以具有高电阻，和/或涓流电流路径相对于正常电流流动路径可以包括调节电流源，该调节电流源使得仅涓流电流流经FET。

涓流电流电路应用

图7A至图7D中所示的涓流电流电路可以用于多种应用。例如，图8是用于向诸如图2的偏置生成器电路206提供基准电流V_BG/R的电流镜电路800的示意图。基于图7A的PFET电路，差分放大器802基于将基准电压V_BG与M1的漏极处的电压V_SENSE进行比较来向M1和电流镜PFET M2提供基本恒定的偏置电压V_BIAS。在两种情况下，负载(电阻)在待机模式下被切换至高得多的值。

如在图2中，基准电压V_BG可以是例如带隙电压基准。如在图7A的示例中，电流镜电路800可以在活动模式(其中M1通过开关S1耦接至电阻R)与涓流电流待机模式(其中M1通过开关S1耦接至更高电阻R_SB)之间切换。

图9A是基于图7A的PFET电路的电流镜电路900的示意图。图9B是基于图7B的NFET电路的电流镜电路920的示意图。在每种配置中，FET M1是自偏置的以用作二极管，并且向电流镜FET M2提供偏置电压，电流镜FET M2通常被设计成明显比M1大缩放因子m；例如，在一些实施方式中，m＝100。在每种配置中，FET M3表示示例负载或用于功率放大器的复制装置。在相应的节点N处提供了可用的电压，节点N可以耦接至下游的其他电路(未示出)；例如，每种配置对于从节点N偏置功率放大器FET堆叠或低噪声放大器(LNA)可能都是有用的。

无论哪种情况，在低功率待机模式下(即，R_SB通过S1切换至电路中)，由涓流电流代替正常的偏置电流。当在活动模式与待机模式之间切换时，涓流电流使每个FET栅极上的电压变化减少(例如，与将栅极拉至接地相比)。如果正常模式负载保持连接，则涓流电流还使FET漏极上的电压变化减少。请注意，可以将更多的电流镜级连接至M2，并且在R_SB通过S1切换至电路中时，每个电流镜级都将保持在优选的低功率状态。

图10是具有匹配漏极特性的电流镜电路的示意图。在该示例中，两个SPDT开关S1a和S1b被配置成一致地进行切换(但是对于所绘制的电路沿相反方向；两个开关均被绘制为处于中间位置，但是通常是二进制的)。PFET M1是自偏置的以用作二极管。在正常模式下，PFET M1的漏极通过S1a耦接至R0，并且电流镜PFET M2的漏极通过S1b耦接至负载。在待机模式下，M1的漏极通过S1a耦接至R_SB，并且M2的漏极通过S1b耦接至R_SB，因此使漏极短接在一起。

在低功率待机模式下使漏极短接在一起会限制另外的SOI衬底耦合效应，这是因为两个FET充当一个器件，这意味着它们的端电压匹配且电流密度相同(忽略可能的器件失配)。在返回至活动模式后，FET将具有用于V_DS和V_GS的相同的起始状况，这有助于活动模式电流准确度和建立时间(请注意，活动模式配置可以包括反馈环路，未示出)。

在一些配置中，可以使用与开关S1a和S1b对应的单独的电阻(例如，R_SBa和R_SBb)来更好地匹配耦接至M1和/或M2的其他电路(未示出)的涓流电流要求。如本领域普通技术人员将理解的，图10中所示的构思可扩展至NFET。

图11是基于图7B的NFET电路的偏置电路与可变偏置源极跟随器电路结合使用的示意图。NFET M1是自偏置的以用作二极管，并且向NFET MN1提供偏置电压，NFET MN1通常被设计成明显比M1大缩放因子m。在该示例中，MN1的漏极由耦接至负载的源极跟随器NFETMN_SF控制。如将单个示出的NFET MN_SF连接至负载的虚线所指示的，实际的实现方式可以使用两个或更多个源极跟随器级的堆叠来代替一个源极跟随器。

开关S1的功能如上关于图7B所描述的，在活动模式下将电阻R₀耦接至M1，而在待机模式下将高得多的电阻R_SB耦接至M1。在所示的示例中，作为附加特征，到MN_SF栅极的偏置电压也可以通过与开关S1一致地控制开关S2(两个开关均被绘制为处于中间位置，但是通常是二进制的)来按模式改变。在活动模式下，开关S2将被设置为向MN_SF的栅极提供正常偏置电压Vb1。然而，在待机模式下，开关S2将被设置为向MN_SF的栅极提供较低的偏置电压Vb2。较低的偏置电压Vb2将使MN1的漏极电压保持为更接近其将在活动模式下的电压(例如，刚刚高于用于NFET MN1的V_TH)，从而减少累积电荷的变化。

图12是基于图7C的NFET电路的偏置电路与具有可变电流源的电流镜结合使用的示意图。待机模式电流源I_SB1和活动模式电流源I_N1可以通过开关S1a耦接至二极管D。类似地，待机模式电流源I_SB2和活动模式电流源I_N2可以通过开关S1b耦接至PFETS M1和M3的源极。开关S1a、S1b被绘制为处于中间位置，但是通常是二进制的，并且两者被配置成一致地切换。PFET M1由二极管D偏置，并且串联耦接至NFET M2，NFET M2是自偏置的以用作二极管并且向NFET M4提供偏置电压。PFET M3是自偏置的以用作二极管，并且串联耦接至NFETM4。M3与M4之间的输出△V可以用于对功率放大器电路(未示出)进行偏置。

在正常模式下，开关S1a和S1b将正常电流源I_N1和I_N2耦接在电路中。在待机模式下，开关S1a和S1b将低功率电流源I_SΒ1和I_SB2耦接在电路中。在所示的配置中，为了防止在待机模式与活动模式之间切换时放大器输入上大的电压改变(即，大的△V)，到二极管D的输入在低功率待机模式下保持偏置有涓流电流，而不是放电至地。

实施方式的总结

更一般地，本发明的实施方式包括易受累积电荷影响并且在SOI衬底上制造的集成电路，该集成电路包括：具有V_DS特性和V_GS特性的至少一个FET；以及耦接至FET的至少一个开关，所述至少一个开关被配置成被设置为下述待机模式，在所述待机模式下，仅仅涓流电流流经至少一个FET，同时针对所述至少一个FET保持与活动模式期间基本相同的V_DS特性和V_GS特性，从而消除或减少累积电荷的变化。此外，可以在同一IC中使用上述实施方式中的一个或更多个。

衬底稳定

另外的技术可以可选地与上述电路的实施方式结合使用。例如，在一些实施方式中，通过下述方式在SOI衬底上创建包括对累积电荷影响敏感的FET的受保护区域可能是有用的：使用衬底接触件(S接触件)例如在上面引用的美国专利申请第14/964,412号中教导的S接触件的类型围绕这些区域。

在IC结构的上下文中的S接触件是在IC结构的层的表面处的接触区域与IC结构的高电阻率衬底的表面处或附近的接触区域之间提供电阻传导路径的路径(高电阻率包括3000至20000或更高的ohm-cm的范围；如本领域技术人员所知，标准SOI工艺使用具有低电阻率——典型地低于1000ohm-cm——的衬底)。

例如，图13是示出用于单个FET 410的具有富陷阱层404、BOX绝缘体层406和衬底接触件的SOI IC结构1300的框图。在所示的实施方式中，除了两个S接触件1302a、1302b从有源层408穿透相应的隔离区域1304到达高电阻率衬底402的上表面或其附近，该实施方式在其他方面与图4类似。用于S接触件1302a、1302b的材料可以是任何低电阻率导电材料，例如多晶硅和各种金属(例如，钨、铜等)。在SOI装置的情况下，隔离区域1304可以是浅沟槽隔离(STI)区域。借助于穿透有源层408内的隔离区域1304，S接触件1302a、1302b保持与有源层408的其他有源区域隔离而不直接接触。在通常的实践中，S接触件1302a、1302b直接或通过其他电路元件电连接至FET 410的源极S或栅极G；一种可能的电连接通过从FET 410的源极S至一个S接触件1302a的虚线1306示出(其他可能的接触件未在此处示出，但是在上面引用的美国专利申请第14/964,412号中进行了说明)。然而，如下所讨论的，S接触件1302a、1302b可以电连接至电路地或另一已知电位。

在SOI衬底具有富陷阱层404的情况下，如图13所示，S接触件1302a可以穿透富陷阱层404以与高电阻率衬底402直接接触。可替选地，由于富陷阱层404具有一定的导电性(并且可以与高电阻率衬底402一样导电)，因此在一些应用中，S接触件1302b可以通过接触富陷阱层404的表面而与高电阻率衬底402进行电阻接触。在其他应用中，S接触件1302b可以穿入富陷阱层404至足够充分的深度以通过富陷阱层404的厚度的剩余部分与高电阻率衬底402进行电阻接触。

除了上面引用的美国专利申请第14/964,412号中教导的目的以外，S接触件可以与本发明的实施方式(诸如上述实施方式)结合使用，以在IC衬底上创建包括对累积电荷影响敏感的FET的受保护区域。例如，图14是程式化IC的包括十二个示例电路1402(例如，用于功率放大器的偏置电路的电流镜)的区域1400的俯视图，该类型的电路易受由于未更改的富陷阱层404的相互作用以及包括这种电路的FET的状态的瞬态改变而导致的累积电荷的影响。图15是程式化IC的包括被多个S接触件1502围绕的图14的十二个示例电路1402的区域1500的俯视图。如图所示，S接触件1502大体上围绕每个电路1402，基本上形成了被S接触件“环”(即使不是圆形)围绕的相应的“阱”。阱周围的S接触件1502的环降低了衬底阻抗，并且因此降低了电路1402下衬底电压的建立时间，有助于屏蔽电路1402免受电干扰(免受彼此电干扰以及免受区域1500以外的其他电路电干扰)、有助于从高电阻率衬底402和/或富陷阱层404排出累积电荷、以及有助于通过防止电路之间的衬底电位不均匀而改善用于阱内的电路1402的阻抗匹配。然而，即使单个S接触件在电路1402附近也可以提供益处。

S接触件1502中的每一个可以直接地或通过其他电路元件电连接至FET的源极S或栅极G。然而，当与本发明的实施方式一起使用时，将S接触件1502连接至电路地或另一已知电位(甚至连接至IC供应电压V_DD)可能是非常有益的，以避免将信号施加在S接触件1502上。这种施加的信号可能在高电阻率衬底402中和/或在陷阱层404和/或FET中其他位置(例如，FET的栅极、漏极或源极处)中或附近产生累积电荷，并且可能例如由于施加至有源层408元件例如FET的源极S或栅极G的变化电压而出现。虽然在一些应用中静态电位可能是最有益的，但是在其他应用中，例如通过升高或降低施加的电压以抵消在一些操作阶段期间出现的累积电荷来动态地改变施加至S接触件1502的电位可能是有用的(例如，活动模式下的信号传输脉冲与待机模式期间的基本静止周期)。在一些应用中，通过用合适的电压信号对S接触件1502进行偏置来有目的地将电荷注入至高电阻率衬底402和/或陷阱层404中可能是有用的。当期望除电路地以外的电位时，使用电荷泵或类似装置来注入偏移电荷、或者施加负电位、或者施加超过IC电源的电压的正电位(例如，大于V_DD)可能是有用的。

S接触件1502的尺寸、数目和间隔通常是设计选择的问题。然而，为了改善瞬态效应，由S接触件1502限定的阱应当足够小，使得在可能需要另外阻抗匹配的大的电路1402下基本上不存在梯度。因此，S接触件环的尺寸应当与由S接触件形成的电位的阱的尺寸类似。请注意，在所有应用中可能不必完全包围每个电路1402，并且S接触件的部分环可能就足够了。例如，在一些应用中，对于电路1402的没有与其他附近的电路1402共享的边缘，可以省略S接触件，例如图15的虚线椭圆1506内所示的S接触件。此外，虽然图15中示出了单独的“岛”型S接触件1502，但是S接触件可以以已知方式形成为沟槽。

如果S接触件1502以某种方式被偏置，则在区域1500周围形成S接触件的保护环1508以保护其他电路可能是有用的；S接触件沟槽对于这样的保护环1508将特别好地工作，该保护环将通常被接地。

除了上面引用的美国专利申请第14/964,412号中教导的方法以外，本领域技术人员将知道许多制造方法以提供适合于本公开内容中描述的目的的S接触件。

方法

本发明的另一方面包括用于消除或减少在易受累积电荷影响并且在绝缘体上硅(SOI)衬底(特别是具有富陷阱层的SOI衬底)上制造的集成电路中的累积电荷的变化以及用于消除或减少在SOI衬底(特别是具有富陷阱层的SOI衬底)——作为易受累积电荷影响的集成电路的一部分——上制造的电路中的累积电荷的变化的方法。以下是这种方法的多个示例。

图16是示出用于消除或减少在易受累积电荷影响并且在绝缘体上硅(SOI)衬底上制造的集成电路中的累积电荷的变化的第一方法的过程流程图1600，第一方法包括：提供具有V_DS特性的至少一个场效应晶体管(FET)(步骤1602)；以及对至少一个FET进行配置，使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的V_DS特性，从而消除或减少累积电荷的变化(步骤1604)。

图17是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第二方法的过程流程图1700，第二方法包括：提供具有漏极、源极、栅极、V_DS特性以及在漏极与源极之间通过FET的信号路径的至少一个FET(步骤1702)；将第一开关耦接至FET的栅极，并且将第一开关配置成选择性地将栅极耦接至偏置电压或待机电压源之一(步骤1704)；将第二开关耦接至FET的信号路径，并且将第二开关配置成选择性地将信号路径耦接至负载或伪负载电压源之一(步骤1706)；在活动模式下，将第一开关设置为将FET的栅极耦接至偏置电压，并且将第二开关设置为将FET的信号路径耦接至负载(步骤1708)；以及在待机模式下，将第一开关设置为将FET的栅极耦接至待机电压源，并且将第二开关设置为将FET的信号路径耦接至伪负载电压源，从而保持与活动模式期间基本相同的V_DS特性，并且从而消除或减少累积电荷的变化(步骤1710)。

图18是示出用于消除或减少在易受累积电荷影响并且在SOI衬底上制造的集成电路中的累积电荷的变化的第三方法的过程流程图1800，第三方法包括：提供具有V_GS特性的至少一个FET(步骤1802)；以及对至少一个FET进行配置，使得在待机模式下，中断流经FET的电流，同时保持与活动模式期间基本相同的V_GS特性，从而消除或减少累积电荷的变化(步骤1804)。

图19是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的变化的第四方法的过程流程图1900，第四方法包括：提供具有漏极、源极、栅极、V_GS特性以及在漏极与源极之间通过FET的信号路径的至少一个FET(步骤1902)；将开关耦接至FET的信号路径，并且将开关配置成选择性地将信号路径耦接至负载或中断流经FET的信号路径的电流(步骤1904)；在活动模式下，将开关设置为将FET的信号路径耦接至负载(步骤1906)；以及在待机模式下，将开关设置为中断流经FET的信号路径的电流，从而保持与活动模式期间基本相同的V_GS特性，并且从而消除或减少累积电荷的变化(步骤1908)。

图20是示出用于消除或减少在易受累积电荷影响并且在SOI衬底上制造的集成电路中的累积电荷的变化的第五方法的过程流程图2000，第五方法包括：提供具有漏极、源极、栅极、V_DS特性、V_GS特性以及在漏极与源极之间通过FET的信号路径的至少一个FET(步骤2002)；以及对至少一个FET进行配置，使得在待机模式下，相对于流经信号路径的电流，将FET切换至使FET的V_GS特性和V_DS特性二者均保持接近针对V_GS特性和V_DS特性的各自活动模式操作电压的非常低的电流状态，从而减少累积电荷的变化(步骤2004)。

图21是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的改变的第六方法的过程流程图2100，第六方法包括：提供具有漏极、源极、栅极、V_DS特性、V_GS特性以及在漏极与源极之间通过FET的信号路径的至少一个FET(步骤2102)；将开关耦接至FET的信号路径，并且将开关配置成选择性地将信号路径耦接至正常电流流动路径或涓流电流路径(步骤2104)；在活动模式下，将开关设置为将FET的信号路径耦接至正常电流路径(步骤2106)；以及在待机模式下，将开关设置为将FET的信号路径耦接至涓流电流路径，使得FET的V_GS特性和V_DS特性均接近针对V_GS特性和V_DS特性的各自活动模式操作电压，从而减少累积电荷的变化(步骤2108)。

图22是示出用于消除或减少在SOI衬底——作为易受累积电荷影响的集成电路的一部分——上制造的集成电路中的累积电荷的改变的第七方法的过程流程图2200，第七方法包括：提供具有漏极、源极、栅极、V_DS特性、V_GS特性以及在漏极与源极之间通过FET的信号路径的至少一个FET(步骤2202)；将开关耦接至FET的信号路径，将开关配置成选择性地将信号路径耦接至负载电阻或高电阻(步骤2204)；在活动模式下，将开关设置为将FET的信号路径耦接至负载电阻(步骤2206)；以及在待机模式下，将开关设置为将FET的信号路径耦接至高电阻，使得FET的V_GS特性和V_DS特性二者均接近针对V_GS特性和V_DS特性的各自活动模式操作电压，从而减少累积电荷的变化(步骤2208)。

图23是示出用于消除或减少在绝缘体上硅(SOI)——作为易受累积电荷影响的集成电路衬底的一部分——上制造的集成电路中的累积电荷的变化的第八方法的过程流程图2300，第八方法包括：提供具有漏极、源极、栅极、V_DS特性、V_GS特性以及在漏极与源极之间通过FET的信号路径的至少一个FET(步骤2302)；将开关耦接至FET的信号路径，将开关配置成选择性地将信号路径耦接至第一电流源或耦接至第二电流源，第二电流源提供比第一电流源低的电流(步骤2302)；在活动模式下，将开关设置为将FET的信号路径耦接至第一电流源(步骤2302)；以及在待机模式下，将开关设置为将FET的信号路径耦接至第二电流源，使得FET的V_GS特性和V_DS特性二者均接近针对V_GS特性和V_DS特性的各自活动模式操作电压，从而减少累积电荷的变化(步骤2302)。

图24是示出用于消除或减少在易受累积电荷影响并且在绝缘体上硅(SOI)衬底上制造的集成电路中的累积电荷的变化的第九方法的过程流程图2400，第九方法包括：提供具有V_DS特性和V_GS特性的至少一个场效应晶体管(FET)(步骤2402)；以及对至少一个FET进行配置，使得在待机模式下，没有明显的电流流经FET，同时保持与活动模式期间基本相同的V_DS特性和V_GS特性，从而消除或减少累积电荷的变化(步骤2404)。

上述方法的其他方面可以包括下述中的一个或更多个：待机模式伪负载电压源输出约等于活动模式操作期间FET的漏极上存在的电压的电压；涓流电流路径相对于正常电流流动路径具有高电阻；相对于正常电流路径，提供耦接至涓流电流路径的调节电流源，该调节电流源使得仅涓流电流流经FET；高电阻是负载电阻的至少约100倍大；SOI衬底包括富陷阱层，所述富陷阱层易受在所述富陷阱层中或附近的累积电荷的影响；以及/或者在至少一个FET附近或周围提供一个或更多个(例如，至少部分环)衬底接触件(S接触件)。

制造技术和选择

如在本公开内容中使用的术语“MOSFET”是指具有绝缘栅极并且包括金属或类金属、绝缘体和半导体结构的任何场效应晶体管(FET)。术语“金属”或“类金属”包括至少一种导电材料(例如，铝、铜或其他金属、或高掺杂的多晶硅、石墨烯或其他电导体)，“绝缘体”包括至少一种绝缘材料(例如，硅氧化物或其他介电材料)，并且“半导体”包括至少一种半导体材料。

如对于本领域普通技术人员应当明显的是，可以实现本发明的各种实施方式，以满足各种各样的规范。除非以上另有说明，否则选择合适的部件值是设计选择的问题。本发明的各种实施方式可以以呈现累积电荷的任何合适的IC技术(包括但不限于MOSFET和IGFET结构)来实现，包括(但不限于)绝缘体上硅(SOI)和蓝宝石上硅(SOS)。

可以根据特定规范和/或实现技术(例如，NMOS、PMOS或CMOS以及增强模式或耗尽模式晶体管器件)来调节电压水平或者反转电压和/或逻辑信号极性。可以根据需要例如通过调节器件尺寸、串联地“堆叠”部件(特别地为FET)以承受更大的电压、以及/或者并联地使用多个部件来处理更大的电流来调节部件电压、电流和功率处理能力。可以添加另外的电路部件以增强所公开的电路的能力以及/或者提供另外的功能而不显著改变所公开的电路的功能。

术语“电路地”包括基准电位，并且不限于大地或其他“硬”接地。

已经描述了本发明的许多实施方式。应当理解，可以在不脱离本发明的精神和范围的情况下进行各种修改。例如，上述一些步骤可以是与顺序无关的，并且因此可以以与所描述的顺序不同的顺序来执行。此外，上述一些步骤可以是可选的。关于上述方法所描述的各种活动可以以重复、串行或并行方式来执行。

应当理解，前述描述旨在说明而非限制本发明的范围，本发明的范围由所附权利要求书的范围限定，并且其他实施方式在权利要求书的范围内。(注意，权利要求元素的括号标签是为了便于引用这些元素，而它们本身不指示特定要求的元素排序或枚举；此外，这些标签可以在从属权利要求中作为对另外元素的引用而被重复使用，而不被视为开始相矛盾的标签序列。)