阅读说明：本技术 用于清洁ingaas(或iii-v族)基板的方法和解决方案 (Method and solution for cleaning INGAAS (or III-V) substrates ) 是由 春·燕 鲍新宇 于 2016-11-01 设计创作，主要内容包括：本文所述的实施方式大体涉及针对在III-V族沟道材料的外延生长之前清洁基板的改善的方法和解决方案。使用第一处理气体以从基板表面移除原生氧化物层,第一处理气体包括惰性气体和氢源。随后使用第二处理气体Ar/Cl<Sub>2</Sub>/H<Sub>2</Sub>以在基板表面上产生反应性表面层。最后,使用第三处理气体进行氢烘烤(hydrogen bake)以从基板表面移除反应性层,第三处理气体包括氢源和胂源。(Practice of the inventionApproaches generally relate to improved methods and solutions for cleaning a substrate prior to epitaxial growth of a III-V channel material. A first process gas is used to remove a native oxide layer from a substrate surface, the first process gas including an inert gas and a hydrogen source. Followed by a second process gas Ar/Cl 2 /H 2 To produce a reactive surface layer on the substrate surface. Finally, a hydrogen bake (hydrogen bake) is performed using a third process gas to remove the reactive layer from the substrate surface, the third process gas including a hydrogen source and an arsine source.)

用于清洁INGAAS(或III-V族)基板的方法和解决方案

本申请是申请日为2016年11月1日申请的申请号为201680070844.0，并且发明名称为“用于清洁INGAAS(或III-V族)基板的方法和解决方案”的发明专利申请的分案申请。

技术领域

本公开内容的实施方式大体涉及半导体装置的制造。更具体而言，描述针对在外延生长之前清洁基板表面的改善的方法和解决方案。

背景技术

外延生长广泛用于制造半导体装置、显示装置和其他装置。在将外延层沉积在基板上之前，执行表面清洁处理以从沉积表面移除原生氧化物和/或其他杂质，并且提高所形成的外延层的品质。

III-V族元素的沉积在基于硅的装置的某些应用中可能是有利的。举例而言，由于低接触电阻、优异的电子迁移率和较低的操作电压，III-V族元素可用作亚7纳米(nm)互补金属氧化物半导体(CMOS)装置的沟道或鳍(fin)材料。然而，存在于III-V族上生长III-V族材料的主要挑战，诸如晶格不匹配、价数差异(valence difference)、热性质差异、导电性差异和反相缺陷(anti-phase defect)。

当前的湿式或干式清洁处理可能不适用于具有III-V族材料(诸如InP、InAs、GaAs和InGaAs)的下一代装置的可靠制造，因为这些湿式或干式清洁处理是高功率、高温(＞600℃)处理。此外，这些湿式或干式清洁处理并不适合在非常小的特征结构(＜7nm)内清洁材料，且这些湿式或干式清洁处理产生损坏的表面层。

因此，在本领域中存在对于III-V族沟道材料的外延生长之前清洁InGaAs或III-V族基板的改善的方法和解决方案的需求。

发明内容

本文所述的实施方式大致上提供清洁基板表面的方法。所述方法包括将基板定位在腔室中的支撑件上，所述基板上具有原生氧化物层。可将第一处理气体引入腔室中，第一处理气体包括惰性气体(noble gas)和氢源。可活化第一处理气体。可将基板的原生氧化物层与活化的第一处理气体接触，以活化所述原生氧化物层或部分移除所述原生氧化物层。在活化所述原生氧化物层或部分移除所述原生氧化物层之后，可将第二处理气体(Ar/Cl₂/H₂)引入腔室中。可活化第二处理气体。可将基板与第二处理气体接触，以产生反应性表面层。可将第三处理气体引入腔室中，第三处理气体包括氢源和胂(arsine)源。最后，可将基板与第三处理气体接触，以移除反应性表面层。

在另一个实施方式中，提供清洁基板表面的方法。所述方法包括将基板定位在第一腔室中的支撑件上，所述基板上具有原生氧化物层。可将第一处理气体引入第一腔室中，第一处理气体包括惰性气体和氢源。可活化第一处理气体。可将基板的原生氧化物层与活化的第一处理气体接触，以活化所述原生氧化物层或部分移除所述原生氧化物层。在活化所述原生氧化物层或部分移除所述原生氧化物层之后，可将第二处理气体(Ar/Cl₂/H₂)引入第一腔室中。可活化第二处理气体。可将基板与第二处理气体接触，以产生反应性表面层。可将基板传送至第二腔室。可将第三处理气体引入第二腔室中，第三处理气体包括氢源和胂源。最后，可将基板与第三处理气体接触，以移除反应性表面层。

在又一个实施方式中，提供制造基板的方法。所述方法包括将基板定位在第一腔室中的支撑件上，所述基板上具有原生氧化物层。可将第一处理气体(Ar/H₂)引入第一腔室中。可将第一处理气体离子化。可将基板的原生氧化物层与活化的第一处理气体接触，以活化所述原生氧化物层或部分移除所述原生氧化物层。在活化所述原生氧化物层或部分移除所述原生氧化物层之后，可将第二处理气体(Ar/Cl₂/H₂)引入第一腔室中。可活化第二处理气体。可将基板与第二处理气体接触，以产生反应性表面层。可将基板传送至第二腔室。可将第三处理气体(H₂/叔丁基胂(TertbutylArsine,TBA))引入第二腔室中。可将基板与第三处理气体接触，以移除反应性表面层。最后，可在基板表面之上沉积III-V族沟道材料。

附图说明

藉由参照实施方式，这些实施方式中的一些实施方式绘示于附图中，可详细地理解本公开内容的上述特征，并得到以上简要概述的本公开内容的更具体描述。然而，应注意到，附图仅绘示典型的实施方式，且因此不应被视为限制本公开内容的范围，因为本公开内容可允许其他等效实施方式。

图1为总结根据本文所述的一个实施方式的方法的流程图。

图2A～图2C描绘根据图1的方法的装置结构的制造阶段的示意性截面侧视图。

图3为用于执行根据本文所述的一个实施方式的方法的设备的示意图。

为了便于理解，已尽可能使用相同的元件符号来指示各图中共用的相同元件。可以预期一个实施方式的元件和特征可有益地并入其他实施方式中，而无需进一步叙述。

具体实施方式

本文所述的实施方式大体涉及用于在III-V族沟道材料的外延生长之前清洁基板表面的方法和解决方案。用于所述方法的示例性基板包括InGaAs基板。使用在较低温度下的等离子体干式清洁和热处理来管理基板表面污染和粗糙度的变化。将基板放置于第一处理腔室中。使第一前驱物流入第一处理腔室中并且用低能量和功率活化第一前驱物，从而在基板表面上产生反应性位点(reactive site)。随后低能量等离子体与基板表面反应以在基板表面上产生反应性层。随后将基板传送到具有低温的第二处理腔室中。将第二前驱物注入第二处理腔室中，从而移除反应性层并且留下非常干净的基板表面，所述基板表面准备好用于III-V族沟道材料的外延生长。第一处理腔室可为蚀刻腔室，第二处理腔室可为外延沉积腔室。

图1为总结根据本文所述的一个实施方式用于清洁基板表面的方法100的流程图。方法100的示例性基板包括InGaAs(或III-V族)基板。图2A～图2C描绘根据图1的方法100的装置结构的制造阶段的示意性截面侧视图。以下根据图2A～图2C中绘示的装置结构的制造阶段描述方法100。

在操作102处，将基板222放置于第一腔室中。如图2A所示，在操作102之前，在基板222上形成由介电材料224所制成的凹槽(recess)，且将缓冲材料226沉积在所述凹槽中。在缓冲材料226之上可能具有原生氧化物层228。基板222可为装置的一部分，诸如具有关键尺寸低至3nm(例如5nm或7nm)的CMOS装置。诸如鳍型场效应晶体管(FinFET)或类似者的其他装置可与本文所提供的发明方法一起使用。

第一处理腔室为等离子体处理腔室。在一个实施方式中，第一处理腔室为蚀刻腔室。在另一个实施方式中，第一处理腔室为气相沉积腔室。蚀刻腔室可为市售处理腔室，诸如可从加利福尼亚州圣克拉拉的应用材料公司购得的AdvantEdge^TM Mesa^TM硬件配置，或适于执行外延沉积处理的任何适合的半导体处理腔室。

基板222可为含硅基板。基板可进一步包括锗(Ge)、碳(C)、硼(B)、磷(P)或其他可与硅材料共同生长、掺杂和/或伴生(associated)的已知的元素。形成凹槽的介电材料224可包括下列中之一或更多者：氧化硅(SiO)、二氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)或其他可用于形成介电材料的适合的材料。可藉由各种沉积处理沉积介电材料224。举例而言，可藉由化学气相沉积(CVD)工艺来沉积介电材料224，化学气相沉积工艺可为等离子体增强的。可藉由举例而言使用蚀刻处理图案化介电材料来形成在介电质材料224中所形成的凹槽，以实现所需的凹槽特征。适合的蚀刻方法包括但不限于各向异性干式蚀刻(anisotropic dry etching)或原位干式清洁处理。

缓冲材料226可包括一种或更多种III-V族元素。在一个实施方式中，缓冲材料226包括InGaAs。有时候，原生氧化物层228形成在缓冲材料226的表面上。原生氧化物层228包括铟(In)、镓(Ga)、砷(As)的氧化物(和次氧化物)。举例而言，原生氧化物层可包括氧化铟(In₂O₃)、氧化镓(Ga₂O₃)、三氧化二砷(As₂O₃)或五氧化二砷(As₂O₅)。

在操作104处，将第一处理气体引入第一腔室中，第一处理气体包括惰性气体(诸如氩气(Ar))和氢源气体(诸如氢气(H₂)或甲烷)。在一个实施方式中，第一处理气体可为Ar/H₂。第一处理气体连续地流入腔室中。在另一个实施方式中，将RF功率耦合进入第一处理气体用于活化作用，所述RF功率可经脉冲。进入第一腔室中的氢源气体(在一个实施方式中为H₂)的流量(flow rate)介于约5sccm与约300sccm之间。进入第一腔室中的惰性气体(在一个实施方式中为Ar)的流量介于约100sccm与约1200sccm之间。可藉由在第一流量下引入惰性气体且随后在第二流量下引入氢源气体的方式引入第一处理气体，或藉由在第二流量下引入氢源气体且随后在第一流量下引入惰性气体的方式引入第一处理气体。可将氢源气体的流量上升(ramp)至第二流量，且可将惰性气体的流量上升到第一流量。亦可藉由同时引入惰性气体和氢源气体作为混合物的方式引入第一处理气体。于介于100sccm与1500sccm之间的总流量下提供第一处理气体，且可将第一处理气体的流量上升到总流量。

在操作106处，活化第一处理气体。在活化之前建立约20mT的目标压力。在此处理期间，腔室压力介于约5mT与约100mT之间，且腔室内的温度介于约30℃与约120℃之间。藉由于约50℃下加热基板且于65℃下加热反应性表面的方式控制温度。将低射频(RF)源功率和偏压功率施加至腔室且耦合至第一处理气体以活化第一处理气体，从而在某些情况下产生离子和自由基。源功率可介于约150W与约1000W之间。偏压功率可介于约10W与约50W之间。在操作中，Ar离子破坏In-O、Ga-O及As-O键合，从而产生反应性位点。氢自由基与O原子反应。因此，于操作108处，如图2B中所示，移除原生氧化物层228。

在操作110处，将第二处理气体(Ar/Cl₂/H₂)引入第一腔室中。将RF功率耦合进入第二处理气体用于活化作用，所述RF功率可经脉冲。脉冲频率范围可介于约1KHz与约10KHz之间。进入第一腔室中的H₂的流量介于约0sccm与约300sccm之间。进入第一腔室中的Cl₂的流量介于约5sccm与约300sccm之间。进入第一腔室中的Ar的流量介于约100sccm与约1200sccm之间。

在操作112处，活化第二处理气体。在此处理期间，腔室压力介于约5mT与约100mT之间，且腔室内的温度介于约30℃与约120℃之间。将低射频(RF)源功率和偏压功率施加至腔室。源功率介于约150W与约1000W之间。偏压功率介于约0W与约30W之间。

在操作114处，将基板222与第二处理气体接触以产生反应性表面层。在操作中，低能量Ar/Cl₂/H₂第二处理气体与晶片表面反应(在一个实施方式中为InGaAs)，从而产生反应性表面层。具体而言，反应性表面层包括高反应性、未键合的氢化物分子和氯化物分子。

在操作116处，将基板222传送至第二腔室。第二腔室是沉积腔室。沉积腔室可为市售处理腔室，诸如可从加利福尼亚州圣克拉拉的应用材料公司购得的RP EPI反应器，或任何适于执行外延沉积处理的适合的半导体处理腔室。于操作117处，将第三处理气体引入腔室中，第三处理气体包括氢源和胂源。在一个实施方式中，第三处理气体包括H₂和叔丁基胂(TBA)。第二腔室具有介于约10T与约600T之间的压力，和介于约300℃与约800℃之间的温度。在较佳的实施方式中，腔室温度≤550℃。

在操作118处，将基板222与第三处理气体接触以移除反应性表面层。在操作中，将第三处理气体引入第二腔室中仅一段短时间。举例而言，将处理气体引入腔室介于约15秒与约300秒之间。在此短时间期间，H₂与TBA迅速地反应并且移除反应性表面层，从而留下干净的缓冲层(在一个实施方式中为InGaAs)表面。

于方法100的结束处，如图2C中所示，沟道材料230可在基板表面之上外延生长，具体而言在缓冲材料226之上外延生长。沟道材料230可包括至少第III族元素和第V族元素的任何组合。在一个实施方式中，沟道材料230包括砷化铟镓(InGaAs)。在另一个实施方式中，沟道材料230可包括砷化铝镓(AlGaAs)、砷化铟(InAs)、锑化镓(GaSb)或锑化铟(InSb)。在进一步的实施方式中，沟道材料230可包括具有高电子迁移率和极佳结晶(crystallographic)结构的III–V族材料。方法100的表面制备处理的结果为，沟道材料230具有非常低的缺陷浓度。

图1示出了用于清洁基板的方法的一个实施方式。在另一个实施方式中，方法100的操作可在单一腔室中发生。如上所述，图2A～图2C描绘了于方法100的各阶段处具有凹槽的装置的示意性截面侧视图。或者，图2A～图2C可描绘具有特征结构的装置的示意性截面侧视图，这些特征结构可为沟槽(trench)、接触孔或其他类型的特征结构。

本文所披露的方法可在单一腔室中执行或在单一设备的多个腔室中执行。图3为用于执行根据本文所述的一个实施方式的方法的设备340的示意图。更具体而言，设备340为用于根据上述方法制造半导体装置的群集工具。设备340的中心部分为传送腔室342。在传送腔室342内为晶片传送机构344。晶片传送机构344将晶片从第一腔室350或第二腔室352传送至装载锁定腔室(load lock chamber)346，反之亦然。第一腔室350和第二腔室352连接至传送腔室342。装载锁定腔室346经由晶片对准腔室348连接至传送腔室342。在优选的实施方式中，第一腔室350为蚀刻腔室，且第二腔室352为沉积腔室。蚀刻腔室可为市售处理腔室，诸如可从加利福尼亚州圣克拉拉的应用材料公司购得的AdvantEdge^TM Mesa^TM硬件配置，或适于执行外延沉积处理的任何适合的半导体处理腔室。沉积腔室可为市售处理腔室，诸如可从加利福尼亚州圣克拉拉的应用材料公司购得的

RP Epi反应器，或任何适于执行外延沉积处理的适合的半导体处理腔室。

如图2A中所示，藉由将基板222设置于第一腔室350中，方法100始于操作102。如在操作104和操作106中所述，将第一处理气体引入第一腔室350中，于第一腔室350处第一处理气体被离子化。如在操作108中所解释且在图2B中所示，第一处理气体接触基板222的原生氧化物层228且积极地或部分地移除原生氧化物层228。如在操作110和操作112中所述，将第二处理气体引入第一腔室350中，于第一腔室350处第二处理气体被离子化。如在操作116中所解释的，第二处理气体接触基板222且产生反应性表面层。随后如操作116中所述，经由晶片传送机构344将基板222从第一腔室350传送至第二腔室352。如在操作117和操作118中所述且如图2C中所示，将第三处理气体引入第二腔室中，于第二腔室处第三处理气体接触基板以移除反应性表面层。

使用含有处理腔室350和处理腔室352的单一设备340允许图1的方法的各阶段在不破坏真空的情况下发生。

尽管图3描绘了具有用于执行本文所述的方法的两个处理腔室的设备的一个实例，本文涵盖用于执行方法的其他设备和腔室配置。举例而言，可将多于两个的处理腔室附着至设备340的传送腔室342。设备340可进一步包括以任何顺序关于传送腔室342的位置设置的以下腔室中之一或更多者：沉积腔室、蚀刻腔室、清洁腔室、退火腔室、氧化腔室、等离子体腔室、远程等离子体腔室、热腔室、CVD腔室、物理气相沉积(PVD)腔室、等离子体增强化学气相沉积(PECVD)腔室、快速热处理(RTP)腔室、原子层沉积(ALD)腔室或原子层蚀刻(ALE)腔室。

因此，提供了用于在III-V族沟道材料的外延生长之前清洁基板的方法和解决方案。所披露的在外延生长前的清洁促使在亚7nm CMOS装置中III-V族材料于InGaAs基板上的高选择性外延生长。本公开内容的优点包括将基板表面上的氧含量降低至小于5.0E+11原子/cm²而不损害表面平滑度。

尽管前述是针对本公开内容的实施方式，但在不脱离本公开内容的基本范围的情况下，可设计出本公开内容的其他和进一步的实施方式，且本公开内容的范围由以下权利要求书所确定。