阅读说明：本技术 台面结构PNP型肖特基集电区SOI SiGe HBT结构及其制备方法 (Mesa-structured PNP type Schottky collector region SOI SiGe HBT structure and preparation method thereof ) 是由 李迈克 于 2019-11-11 设计创作，主要内容包括：本发明提供一种台面结构PNP型肖特基集电区SOI SiGe HBT结构,包括单晶硅衬底及层叠于单晶硅衬底表面的埋氧层构成的SOI衬底,埋氧层表面顺序层叠有P型重掺杂单晶硅层、金属硅化物薄层、N型重掺杂Si<Sub>1-x</Sub>Ge<Sub>x</Sub>基区层、P型掺杂单晶硅发射区帽层和P型重掺杂多晶硅发射区层,P型重掺杂多晶硅发射区层至P型掺杂单晶硅发射区帽层刻蚀形成有发射区和基区电极接触台面,P型重掺杂多晶硅发射区层至金属硅化物薄层刻蚀形成有集电区电极接触台面,台面结构表面覆盖有氧化薄膜层,电极窗口形成有对应金属电极,基区电极接触区域里沉积有N型重掺杂Si<Sub>1-</Sub><Sub>y</Sub>Ge<Sub>y</Sub>。本发明还提供一种前述结构制备方法。本申请能提高器件截止频率和增益并减小基区渡越时间且能与常规硅基工艺兼容。(The invention provides a mesa structure PNP type Schottky collector region SOI SiGe HBT structure, which comprises a monocrystalline silicon substrate and an SOI substrate consisting of an oxygen burying layer laminated on the surface of the monocrystalline silicon substrate, wherein a P type heavily doped monocrystalline silicon layer, a metal silicide thin layer and an N type heavily doped Si layer are sequentially laminated on the surface of the oxygen burying layer 1‑x Ge x The base region layer, the P-type doped monocrystalline silicon emitter region cap layer and the P-type heavily doped polycrystalline silicon emitter region layer from the P-type heavily doped polycrystalline silicon emitter region layer to the P-type doped polycrystalline silicon emitter region layerA monocrystalline silicon emitter region cap layer is etched to form an emitter region and a base region electrode contact mesa, a collector region electrode contact mesa is etched from a P-type heavily doped polycrystalline silicon emitter region layer to a metal silicide thin layer, an oxide film layer covers the surface of the mesa structure, a corresponding metal electrode is formed on an electrode window, and N-type heavily doped Si is deposited in a base region electrode contact region 1‑ y Ge y . The invention also provides a preparation method of the structure. The method can improve the cut-off frequency and the gain of the device, reduce the base region transit time and be compatible with the conventional silicon-based process.)

台面结构PNP型肖特基集电区SOI SiGe HBT结构及其制备 方法

技术领域

本发明涉及半导体技术领域，具体涉及一种台面结构PNP型肖特基集电区SOISiGe HBT结构及其制备方法。

背景技术

目前市场上对高速、高频、低成本等高性能器件的需求日益强烈。但由于Si材料本身物理性质的限制，常规的Si器件的高速高频等性能很难提高；虽然III-V族化合物半导体器件(例如GaAs、InP等)在高速高频性能上大大优于Si器件，但是存在与Si器件工艺不兼容、成本较高等缺点。锗硅异质结双极晶体管(SiGe HBT)是将硅基双极结型晶体管(SiBJT)的基区加入了少量的Ge组分。基区采用SiGe材料，显著提高了器件性能，使得SiGe HBT已成为高速应用中的标准双极晶体管。超高频半导体器件的关键指标是截止频率(f_T)，在成熟的硅工艺基础上开发出来的SiGe HBT利用了“能带工程”的优势，从根本上解决了提高放大倍数与提高频率特性的矛盾。由于与成熟的硅工艺完全兼容，同时又因为分子束外延(MBE)和化学气相淀积(CVD)等工艺技术的发展和成熟，SiGe HBT以其独特的优势广泛应用于高性能微波射频器件与电路之中。

SOI(Silicon On Insulator，绝缘体上的硅)技术是开发低功耗、抗辐射、耐高温等新型器件和集成电路的理想平台，同时也扩展了CMOS工艺的应用前景。在SOI衬底技术中，SiGe HBT器件利用SOI衬底中的绝缘体衬底可以起到减小寄生电容效应、降低器件功耗、避免闩锁效应等作用。近些年，基于SOI衬底技术的SiGe HBT逐渐成为微电子领域研究的热点之一。

另外值得注意的是，在相同的掺杂条件下，由于PNP基区的少子(空穴)迁移率与NPN型SiGe HBT相比较低，因此PNP型的器件的增益比较小，基区渡越时间比较长，因此目前的SiGe HBT大多选用NPN型。但是另一方面，在相同的基区材料的条件下，PNP型晶体管的基区多子(电子)的迁移率较高，导致PNP型本征基区的方块电阻远远小于NPN型的，由此可以减小发射结结电容的充放电时间，提高器件的开关转换速度。因此，只要进一步减小基区渡越时间，提高器件的电流增益，那么PNP型SiGe HBT在开关电路中就具有明显的优势和应用潜力。此外，如果将常规SiGe HBT的集电结换为肖特基结，则可以进一步提高器件的工作速度，因为肖特基接触具有如下两个明显的主要优势：(1)集电极电阻为0；(2)因为没有集电结空间电荷区，集电结的渡越时间可为0，同样电荷存贮时间也为0，可以进一步提高截止频率。

本发明的发明人经过研究发现，相比于上述(1)和(2)两个优点，更为重要的是，对于在集电结输运的载流子而言，使用肖特基集电结可以有效避免载流子从窄禁带的基区到宽禁带的集电区的转换过程，这是因为常规PNP型Si/SiGe/Si HBT结构的集电结价带不连续量ΔE_V很大，与载流子的速度过冲效应共同作用，不利于器件性能的进一步提高，此时在集电结积累的空穴浓度增大了exp(qΔE_V/kT)(q为电子电量，k为玻尔兹曼常数，T为温度)，减小了集电极电流，增大了集电结渡越时间，如果使用肖特基势垒，就可以有效地避免了以上的不利因素。

本发明的发明人经过研究进一步发现，为了实现减小PNP型SiGe HBT基区渡越时间的目的，除了减小SiGe基区厚度这一常规手段之外，还可以结合“应变工程”的优势。目前“应变工程”主要应用于高速MOSFET的工艺制程之中，特别是在90纳米以下的应变工艺中，单轴应变是常用的技术手段。因此，若能将单轴应变技术引入到PNP型SiGe HBT之中，通过简单的工艺步骤，对PNP型SiGe HBT的基区施加应力，减小基区少子(空穴)的纵向迁移率，减小基区渡越时间，以提高器件的截止频率；同时也兼顾了与常规硅基CMOS工艺的兼容性，便于大规模商业制造。

发明内容

针对现有PNP型SiGe HBT器件由于空穴的迁移率小于电子的迁移率，因而器件的增益比较小，基区渡越时间比较长，器件开关转换速度和截止频率不高的技术问题，本发明提供一种台面结构PNP型肖特基集电区SOI SiGe HBT结构。

为了解决上述技术问题，本发明采用了如下的技术方案：

台面结构PNP型肖特基集电区SOI SiGe HBT结构，包括SOI衬底，所述SOI衬底包括单晶硅衬底及层叠于单晶硅衬底表面的埋氧层，所述埋氧层的表面形成有P型重掺杂单晶硅层，所述P型重掺杂单晶硅层的厚度远大于SOI衬底偏置所导致的该层耗尽厚度，所述P型重掺杂单晶硅层的表面形成有金属硅化物薄层，所述金属硅化物薄层的表面形成有N型重掺杂Si_1-xGe_x基区层，所述N型重掺杂Si_1-xGe_x基区层的表面形成有P型掺杂单晶硅发射区帽层，所述P型掺杂单晶硅发射区帽层的表面形成有P型重掺杂多晶硅发射区层，所述P型重掺杂多晶硅发射区层至P型掺杂单晶硅发射区帽层刻蚀形成有发射区电极和左右侧基区电极接触台面，所述P型重掺杂多晶硅发射区层至金属硅化物薄层刻蚀形成有左右侧集电区电极接触台面，所述台面结构的整个表面覆盖有氧化薄膜层，所述基区、集电区和中间发射区位置对应的氧化薄膜层刻蚀形成有对应电极接触窗口，且基区窗口下的N型重掺杂Si_1-xGe_x基区层刻蚀形成有基区电极接触区域，所述电极接触窗口上形成有对应金属电极，所述基区电极接触区域里沉积有N型重掺杂Si_1-yGe_y，且0<y<x<1。

进一步，所述埋氧层的厚度为0.5μm。

进一步，所述金属硅化物薄层为5nm厚的CoSi₂。

进一步，所述N型重掺杂Si_1-xGe_x基区层的厚度为20-30nm。

进一步，所述P型掺杂单晶硅发射区帽层的厚度为10nm，所述P型重掺杂多晶硅发射区层的厚度为0.5μm。

进一步，所述氧化薄膜层为100nm厚的SiO₂氧化层。

本发明还提供一种前述台面结构PNP型肖特基集电区SOI SiGe HBT结构制备方法，所述方法包括以下步骤：

S1、准备一个SOI衬底，SOI衬底包括单晶硅衬底及层叠于单晶硅衬底表面的埋氧层，在所述埋氧层表面淀积P型重掺杂单晶硅层，掺杂浓度为2×10¹⁹cm^-3，且P型重掺杂单晶硅层的厚度远大于SOI衬底偏置所导致的该层耗尽厚度，之后对P型重掺杂单晶硅层表面进行清洗和化学机械抛光；

S2、利用物理气相淀积在P型重掺杂单晶硅层表面生长一层5nm厚的金属，然后进行快速热退火处理，使金属与下面的单晶硅表面氧化，以形成金属硅化物薄层作为集电区；

S3、在金属硅化物薄层表面利用分子束外延技术淀积一层薄的N型重掺杂Si_1-xGe_x基区层，掺杂浓度为1×10¹⁹cm^-3；之后在N型重掺杂Si_1-xGe_x基区层表面继续生长一层P型掺杂单晶硅发射区帽层，掺杂浓度为5×10¹⁷cm^-3；最后在P型掺杂单晶硅发射区帽层表面淀积一层典型值为0.5μm厚的P型重掺杂多晶硅发射区层，掺杂浓度为2×10¹⁹cm^-3；

S4、根据器件预设好的发射极宽度，在P型重掺杂多晶硅发射区层至P型掺杂单晶硅发射区帽层刻蚀出发射极和基极区域，然后在P型重掺杂多晶硅发射区层至金属硅化物薄层刻蚀出集电极区域，形成台面结构；

S5、在整个刻蚀完成的台面结构之上，通过干氧氧化形成覆盖整个台面的氧化薄膜层，确定发射极、基极和集电极的电极接触窗口，之后刻蚀掉发射区、基区和集电区窗口的氧化薄膜层，以及基区窗口下的N型重掺杂Si_1-xGe_x基区区域，然后在刻蚀掉的Si_1-xGe_x区域里淀积生长N型重掺杂Si_1-yGe_y，且0<y<x<1，最后在发射区、基区和集电区的电极接触窗口上淀积金属作为发射极、基极和集电极，至此器件制作完成。

进一步，所述步骤S2中，在P型重掺杂单晶硅层表面生长的金属为Co，Co与下面的单晶硅表面氧化成为CoSi₂。

进一步，所述步骤S5中，氧化薄膜层为10nm厚的SiO₂氧化层。

进一步，所述步骤S5中，y取值为0.1，x取值为0.3。

与现有技术相比，本发明提供的台面结构PNP型肖特基集电区SOI SiGe HBT结构及其制备方法，具有以下技术优点：

1、利用极薄的金属硅化物薄层如CoSi₂，与基区的单晶硅形成Si/CoSi₂的肖特基接触，既保证了优良的接触界面特性，又可以提高器件开关转换速度和截止频率，同时与常规的硅基工艺相兼容，工艺相对简单；

2、在Si_1-xGe_x基区两侧以“嵌入式”生长的形式形成Si_1-yGe_y的基区接触区域(注：与金属接触形成基区金属电极)，在满足0<y<x<1的条件下可以灵活设计x和y的Ge组分含量值，因而提高了器件设计自由度；由于晶格失配，两侧的Si_1-yGe_y对中间的Si_1-xGe_x基区产生了一个横向的单轴张应力作用以及纵向的压应力作用，其中纵向的压应力可以有效地提高基区少子(空穴)的迁移率和基区渡越时间，提高了器件的截止频率；

3、使用很薄的P型掺杂单晶硅发射区帽层和很厚的P型重掺杂多晶硅发射区层作为“组合发射极”结构，与此同时根据弹性力学的原理，基区的横向单轴张应力可以“传导”到上面的P型掺杂单晶硅发射区帽层之中，使之成为具有压应变的应变硅层，即P型掺杂单晶硅发射区帽层同时也受到了张应变Si_1-xGe_x基区的影响而形成了单轴压应变硅，根据半导体器件物理的理论，压应变硅帽层可以进一步提高发射极的注入效率，提高器件的截止频率和直流放大倍数(增益)；

4、引入成熟的SOI衬底技术，进一步起到减小寄生电容效应、降低器件功耗、避免闩锁效应等作用，提升器件的整体性能，便于与目前的小尺寸低功耗SOI CMOS器件进行工艺集成，符合器件等比例缩小的技术路线。

附图说明

图1是本发明提供的台面结构PNP型肖特基集电区SOI SiGe HBT结构示意图。

图2a～2e是本发明提供的台面结构PNP型肖特基集电区SOI SiGe HBT结构制备方法中各个流程阶段的截面结构示意图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

在本发明的描述中，需要理解的是，术语“纵向”、“径向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

请参考图1所示，本发明提供一种台面结构PNP型肖特基集电区SOI SiGe HBT结构，包括SOI衬底，所述SOI衬底包括单晶硅衬底及层叠于单晶硅衬底表面的埋氧层(BOX)，所述埋氧层具体为在单晶硅衬底表面氧化形成的SiO₂氧化层，所述埋氧层的表面形成有P型重掺杂单晶硅层，所述P型重掺杂单晶硅层的厚度远大于SOI衬底偏置所导致的该层耗尽厚度，从而保证集电区的电阻不至于受耗尽区宽度的影响而变得过大，所述P型重掺杂单晶硅层的表面形成有金属硅化物薄层，所述P型重掺杂单晶硅层和其上的金属硅化物薄层构成“组合集电极”结构，所述金属硅化物薄层的表面形成有N型重掺杂Si_1-xGe_x基区层，所述N型重掺杂Si_1-xGe_x基区层的表面形成有P型掺杂单晶硅发射区帽层，所述P型掺杂单晶硅发射区帽层的表面形成有P型重掺杂多晶硅发射区层，所述P型重掺杂多晶硅发射区层和P型掺杂单晶硅发射区帽层构成一个“组合发射极”结构，所述P型重掺杂多晶硅发射区层至P型掺杂单晶硅发射区帽层刻蚀形成有发射区电极和左右侧基区电极接触台面，具体发射区电极接触台面位于中间，而基区电极接触台面位于发射区电极接触台面的左侧和右侧，所述P型重掺杂多晶硅发射区层至金属硅化物薄层刻蚀形成有左右侧集电区电极接触台面，具体左侧集电区电极接触台面位于左侧基区电极接触台面的左侧，右侧集电区电极接触台面位于右侧基区电极接触台面的右侧，所述台面结构的整个表面覆盖有氧化薄膜层，所述基区、集电区和中间发射区位置对应的氧化薄膜层刻蚀形成有对应电极接触窗口即基区窗口、集电区窗口和发射区窗口，且基区窗口下的N型重掺杂Si_1-xGe_x基区层刻蚀形成有基区电极接触区域，所述电极接触窗口上形成有对应金属电极即基极、集电极和发射极，所述基区电极接触区域里沉积有N型重掺杂Si_1-yGe_y，即在N型重掺杂Si_1-xGe_x基区层左右两边是N型重掺杂Si_1-yGe_y，其中x和y是Ge(锗)的摩尔含量，且0<y<x<1。

作为具体实施例，所述埋氧层的厚度不应该太厚，典型厚度值为0.5μm。

作为具体实施例，所述金属硅化物薄层和其下P型重掺杂单晶硅层中的单晶硅接触的界面处的界面形貌和界面态对器件特性的影响较大，根据目前常规的硅工艺，可以在单晶硅材料之上生长一层极薄的(通常小于10纳米)、界面形貌和界面态良好的CoSi₂，并且CoSi₂与P型单晶硅接触的势垒高度约为0.7eV，因此CoSi₂是形成集电极肖特基势垒的首选金属硅化物材料。作为优选实施方式，所述金属硅化物薄层CoSi₂的厚度为5nm。

作为具体实施例，所述N型重掺杂Si_1-xGe_x基区层的厚度为20-30nm，由此在保证基区SiGe层不弛豫的条件下，尽量减小基区厚度有利于减小基区渡越时间，但又不能太小，太小的话会增大基区的方块电阻。

作为具体实施例，所述P型掺杂单晶硅发射区帽层的厚度为10nm，所述P型重掺杂多晶硅发射区层的厚度为0.5μm，由此多晶硅和单晶硅组成了一个“组合发射极”结构，此时单晶硅层是应变的，应力改变了单晶硅层的能带结构，因此从物理上分析可以提高器件的直流电流增益。

作为具体实施例，所述氧化薄膜层为100nm厚的SiO₂氧化层，由此有利于减小器件自加热效应。

本发明还提供一种前述台面结构PNP型肖特基集电区SOI SiGe HBT结构制备方法，所述方法包括以下步骤：

S1、准备一个SOI衬底，SOI衬底包括单晶硅衬底及层叠于单晶硅衬底表面的埋氧层(BOX)，所述埋氧层具体为在单晶硅衬底表面氧化形成的SiO₂氧化层，所述SiO₂氧化层的厚度不应太厚，典型厚度值为0.5μm，之后在所述埋氧层表面淀积P型重掺杂单晶硅层，掺杂浓度为2×10¹⁹cm^-3，且P型重掺杂单晶硅层的厚度远大于SOI衬底偏置所导致的该层耗尽厚度t，之后对P型重掺杂单晶硅层表面进行清洗和化学机械抛光(CMP)，以便于在P型重掺杂单晶硅层之上生成金属的硅化物，具体结构请参见图2a所示。具体地，在衬底电压作用下，此时SOI衬底形成了一个背向的MOS电容结构，根据半导体器件物理，耗尽厚度t可以由如下一元二次方程解出：

其中，q为电子电量，N_Si为埋氧层之上的P型重掺杂单晶硅层掺杂浓度，ε_Si和ε_OX分别为P型重掺杂单晶硅层中单晶硅和埋氧层的介电常数，t_OX为埋氧层的厚度，V_S、V_C和V_MS分别为衬底电压、集电极电压和埋氧层两侧单晶硅区域的功函数差值。

S2、利用现有物理气相淀积(PVD)的方法在P型重掺杂单晶硅层表面生长一层5nm厚的金属，然后进行快速热退火(RTA)处理，使金属与下面的单晶硅表面氧化，以形成金属硅化物薄层作为集电区；作为具体实施方式，在P型重掺杂单晶硅层表面生长的金属为Co，Co与下面的单晶硅表面氧化成为CoSi₂，将CoSi₂作为集电区，具体结构请参见图2b所示。

S3、在金属硅化物薄层如CoSi₂表面利用分子束外延(MBE)技术淀积一层薄的如30nm厚的N型重掺杂Si_1-xGe_x基区层，掺杂浓度为1×10¹⁹cm^-3，Ge组分x优选为0.3；之后在N型重掺杂Si_1-xGe_x基区层表面继续生长一层10nm厚的P型掺杂单晶硅发射区帽层，掺杂浓度为5×10¹⁷cm^-3；最后在P型掺杂单晶硅发射区帽层表面淀积一层典型值为0.5μm厚的P型重掺杂多晶硅发射区层，掺杂浓度为2×10¹⁹cm^-3，具体结构请参见图2c所示。

S4、根据器件预设好的发射极宽度，在P型重掺杂多晶硅发射区层至P型掺杂单晶硅发射区帽层刻蚀出发射极和基极区域，发射极区域位于基极区域中间，即基极区域位于发射极区域两侧，然后在P型重掺杂多晶硅发射区层至金属硅化物薄层刻蚀出集电极区域，形成台面结构，集电极区域位于基极区域两侧，具体结构请参见图2d所示。

S5、在整个刻蚀完成的台面结构之上，通过干氧氧化形成覆盖整个台面的氧化薄膜层，例如可在整个台面覆盖10nm厚的SiO₂氧化层作为氧化薄膜层，确定发射极、基极和集电极的电极接触窗口，之后刻蚀掉发射区、基区和集电区窗口的氧化薄膜层，以及基区窗口下的N型重掺杂Si_1-xGe_x基区区域，然后在刻蚀掉的Si_1-xGe_x区域里淀积生长N型重掺杂Si_{1- y}Ge_y，掺杂浓度为2×10¹⁹cm^-3，且0<y<x<1，最后在发射区、基区和集电区的电极接触窗口上淀积金属作为发射极、基极和集电极，至此器件制作完成，具体结构请参见图2e所示。

作为具体实施例，所述步骤S5中，N型重掺杂Si_1-yGe_y中Ge组分y取值为0.1，N型重掺杂Si_1-xGe_x基区层中Ge组分x取值为0.3。

与现有技术相比，本发明提供的台面结构PNP型肖特基集电区SOI SiGe HBT结构及其制备方法，具有以下技术优点：

1、利用极薄的金属硅化物薄层如CoSi₂，与基区的单晶硅形成Si/CoSi₂的肖特基接触，既保证了优良的接触界面特性，又可以提高器件开关转换速度和截止频率，同时与常规的硅基工艺相兼容，工艺相对简单；

2、在Si_1-xGe_x基区两侧以“嵌入式”生长的形式形成Si_1-yGe_y的基区接触区域(注：与金属接触形成基区金属电极)，在满足0<y<x<1的条件下可以灵活设计x和y的Ge组分含量值，因而提高了器件设计自由度；由于晶格失配，两侧的Si_1-yGe_y对中间的Si_1-xGe_x基区产生了一个横向的单轴张应力作用以及纵向的压应力作用，其中纵向的压应力可以有效地提高基区少子(空穴)的迁移率和基区渡越时间，提高了器件的截止频率；

3、使用很薄的P型掺杂单晶硅发射区帽层和很厚的P型重掺杂多晶硅发射区层作为“组合发射极”结构，与此同时根据弹性力学的原理，基区的横向单轴张应力可以“传导”到上面的P型掺杂单晶硅发射区帽层之中，使之成为具有压应变的应变硅层，即P型掺杂单晶硅发射区帽层同时也受到了张应变Si_1-xGe_x基区的影响而形成了单轴压应变硅，根据半导体器件物理的理论，压应变硅帽层可以进一步提高发射极的注入效率，提高器件的截止频率和直流放大倍数(增益)；

4、引入成熟的SOI衬底技术，进一步起到减小寄生电容效应、降低器件功耗、避免闩锁效应等作用，提升器件的整体性能，便于与目前的小尺寸低功耗SOI CMOS器件进行工艺集成，符合器件等比例缩小的技术路线。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。