阅读说明：本技术 沟槽mosfet及其制造方法 (Trench MOSFET and method of manufacturing the same ) 是由 张新 李巍 于 2018-07-03 设计创作，主要内容包括：本申请提供了一种沟槽MOSFET及其制造方法。所述沟槽MOSFET包括：具有第一导电类型的衬底；形成于衬底之上的具有第一导电类型的外延层,外延层的掺杂浓度低于衬底的掺杂浓度；形成于外延层中的沟槽；填充在沟槽内的栅结构,栅结构包括屏蔽栅电极、位于屏蔽栅电极上方的控制栅电极、包覆屏蔽栅电极及填充在控制栅电极侧部的介质层；形成于外延层中的多个具有第一导电类型的注入区,多个注入区从上至下排布且位于屏蔽栅电极侧部,注入区的掺杂浓度大于外延层的掺杂浓度；形成于外延层中且位于多个注入区上方的具有第二导电类型的体区；形成于外延层中且位于体区上方的具有第一导电类型的源区,源区的掺杂浓度大于体区的掺杂浓度。(The application provides a trench MOSFET and a method of manufacturing the same. The trench MOSFET includes: a substrate having a first conductivity type; an epitaxial layer having a first conductivity type formed over the substrate, the epitaxial layer having a doping concentration lower than that of the substrate; a trench formed in the epitaxial layer; the gate structure is filled in the groove and comprises a shielding gate electrode, a control gate electrode positioned above the shielding gate electrode, a dielectric layer covering the shielding gate electrode and a dielectric layer filled at the side part of the control gate electrode; the multiple injection regions are formed in the epitaxial layer and have the first conductivity type, the multiple injection regions are distributed from top to bottom and are positioned on the side parts of the shielding gate electrode, and the doping concentration of the injection regions is greater than that of the epitaxial layer; a body region of the second conductivity type formed in the epitaxial layer and located over the plurality of implant regions; and the source region is formed in the epitaxial layer and positioned above the body region and has the first conductivity type, and the doping concentration of the source region is greater than that of the body region.)

沟槽MOSFET及其制造方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种沟槽MOSFET及其制造方法。

背景技术

在半导体领域的发展中，对于低压MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)来说，降低导通电阻成为研究的重点。

SGTMOS(Shield Gate Trench MOS，屏蔽栅沟槽MOS)包括衬底、位于所述衬底之上的外延层以及位于外延层内的器件结构。现有技术中的SGTMOS的外延层的掺杂浓度是恒定的，可通过提高外延层的掺杂浓度来降低SGTMOS的比导通电阻(单位面积上的导通电阻)，但同时也会导致SGTMOS的耐压降低。因此，现有的SGTMOS无法在保持SGTMOS的耐压不降低的情况下进一步降低SGTMOS的比导通电阻。

发明内容

根据本申请实施例的第一方面，提供了一种沟槽MOSFET，包括：

具有第一导电类型的衬底；

形成于所述衬底之上的具有第一导电类型的外延层，所述外延层的掺杂浓度低于所述衬底的掺杂浓度；

形成于所述外延层中的沟槽；

填充在所述沟槽内的栅结构，所述栅结构包括屏蔽栅电极；

形成于所述外延层中的多个具有第一导电类型的注入区，多个所述注入区从上至下排布且位于所述屏蔽栅电极侧部，所述注入区的掺杂浓度大于所述外延层的掺杂浓度；

形成于所述外延层中且位于多个所述注入区上方的具有第二导电类型的体区；

形成于所述外延层中且位于所述体区上方的具有第一导电类型的源区，所述源区的掺杂浓度大于所述体区的掺杂浓度。

在本申请的一个实施例中，最下方的所述注入区的底部和所述衬底的上表面之间的距离h1与所述屏蔽栅电极的底部和所述衬底的上表面之间的距离 h2相差的范围为-0.2μm至0.2μm，最上方的所述注入区的顶部和所述衬底的上表面之间的距离h3与所述屏蔽栅电极的顶部和所述衬底的上表面之间的距离h4相差的范围为-0.2μm至0.2μm。

在本申请的一个实施例中，所述注入区的数量为二至五个。

在本申请的一个实施例中，多个所述注入区均匀间隔排布。

在本申请的一个实施例中，多个所述注入区的掺杂浓度相同。

在本申请的一个实施例中，多个所述注入区的掺杂浓度由上至下依次增大或依次减小。

在本申请的一个实施例中，所述栅结构还包括位于所述屏蔽栅电极上方的控制栅电极、包覆所述屏蔽栅电极及填充在所述控制栅电极侧部的介质层。根据本申请实施例的第二方面，提供了一种沟槽MOSFET的制造方法，所述方法包括：

在具有第一导电类型的衬底上制备具有第一导电类型的外延层，所述外延层的掺杂浓度小于所述衬底的掺杂浓度；

在所述外延层中制备多个具有第一导电类型的注入区，多个所述注入区从上至下排布，所述注入区的掺杂浓度大于所述外延层的掺杂浓度；

在所述外延层中制备沟槽；

在所述沟槽内制备栅结构，所述栅结构包括屏蔽栅电极、位于所述屏蔽栅电极上方的控制栅电极及包覆所述屏蔽栅电极及填充在所述控制栅电极侧部的介质层，所述屏蔽栅电极位于多个所述注入区侧部；

在所述外延层中制备位于多个所述注入区上方的具有第二导电类型的体区；

在所述外延层中制备位于所述体区上方的具有第一导电类型的源区，所述源区的掺杂浓度大于所述体区的掺杂浓度。

在本申请的一个实施例中，最下方的所述注入区的底部和所述衬底的上表面之间的距离h1与所述屏蔽栅电极的底部和所述衬底的上表面之间的距离 h2相差的范围为-0.2μm至0.2μm，最上方的所述注入区的顶部和所述衬底的上表面之间的距离h3与所述屏蔽栅电极的顶部和所述衬底的上表面之间的距离h4相差的范围为-0.2μm至0.2μm。

在本申请的一个实施例中，多个所述注入区均匀间隔排布。

本申请实施例提供的沟槽MOSFET及其制造方法，通过在外延层中形成位于控制栅电极侧部的多个从上至下排布的多个注入区，可以调整外延层在控制栅电极的高度范围内的部分的不同位置处的掺杂浓度。在沟槽MOSFET承受反向电压时，使控制栅电极的高度范围内的电场明显增大，因此可提高沟槽MOSFET的耐压。并且由于多个注入区的掺杂浓度大于外延层的掺杂浓度，可使沟槽MOSFET的比导通电阻降低。

附图说明

图1为本申请实施例提供的一种沟槽MOSFET的结构示意图；

图2为本申请实施例提供的另一种沟槽MOSFET的结构示意图；

图3为本申请实施例提供的再一种沟槽MOSFET的结构示意图；

图4为本申请实施例提供的再一种沟槽MOSFET的结构示意图；

图5为未形成有注入区的沟槽MOSFET结构及电场分布示意图；

图6为本申请实施例提供的沟槽MOSFET的结构及电场分布示意图；

图7为本申请实施例提供的沟槽MOSFET的制造方法的流程图。

图中的附图标记分别为：

1、衬底；

2、外延层；

3、沟槽；

4、栅结构；

401、屏蔽栅电极；

402、控制栅电极；

403、介质层；

5、注入区；

6、体区；

7、源区；

8、源极；

9、漏极；

10、绝缘层；

11、填充孔。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“多个”包括两个，相当于至少两个。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

下面结合附图，对本申请实施例中的屏蔽栅沟槽MOSFET及制备方法进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互补充或相互组合。

图1至图4为本申请实施例提供的沟槽MOSFET的结构示意图，图5 为本申请实施例提供的未形成有注入区的沟槽MOSFET结构及电场分布示意图，图6为本申请实施例提供的沟槽MOSFET的结构及电场分布示意图。本申请实施例提供的沟槽MOSFET为低压(小于100V)MOSFET。

在本申请实施例中，由衬底指向外延层的方向为上方。

请参见图1至图4，本申请实施例提供的沟槽MOSFET包括：

具有第一导电类型的衬底1；

形成于衬底1之上的具有第一导电类型的外延层2，外延层2的掺杂浓度低于衬底1的掺杂浓度；

形成于外延层2中的沟槽3；

填充在沟槽3内的栅结构4，栅结构4包括屏蔽栅电极401；

形成于外延层2中的多个具有第一导电类型的注入区5，多个注入区5从上至下排布且位于屏蔽栅电极401的侧部，注入区5的掺杂浓度大于外延层2的掺杂浓度；

形成于外延层2中且位于多个注入区5上方的具有第二导电类型的体区6；

形成于外延层2中且位于体区6上方的具有第一导电类型的源区7，源区7 的掺杂浓度大于体区6的掺杂浓度；

源极8；及

漏极9。

本申请实施例提供的沟槽MOSFET，通过在外延层2中形成位于屏蔽栅电极401侧部的多个从上至下排布的多个注入区5，可以调整外延层2在屏蔽栅电极401的高度范围内的部分的不同位置处的掺杂浓度。对比图5和图 6可以看出，通过在外延层2在屏蔽栅电极401的高度范围内的部分形成多个注入区5，可以在沟槽MOSFET承受反向电压时，使屏蔽栅电极401的高度范围内的电场明显增大，因此可提高沟槽MOSFET的耐压。并且由于多个注入区5的掺杂浓度大于外延层2的掺杂浓度，可使沟槽MOSFET的比导通电阻降低15％-20％。

在本申请的一个实施例中，最下方的注入区5的底部和衬底1的上表面之间的距离h1与屏蔽栅电极401的底部和衬底1的上表面之间的距离h2相差的范围为-0.2μm至0.2μm，最上方的注入区5的顶部和衬底1的上表面之间的距离h3与屏蔽栅电极401的顶部和衬底1的上表面之间的距离h4相差的范围为-0.2μm至0.2μm。参见图5可知，未形成有注入区5的沟槽MOSFET 的外延层2在与屏蔽栅电极401对应的部分处，电场分布出现低谷。将多个注入区5形成于外延层2的与屏蔽栅电极401对应的区域，可增大外延层2 的与屏蔽栅电极401对应区域处的电场，使该区域内的电场分布更接近矩形，从而提高沟槽MOSFET的耐压。

在本申请的一个实施例中，栅结构4还包括位于屏蔽栅电极401上方的控制栅电极402、包覆屏蔽栅电极401及填充在控制栅电极402侧部的介质层403。其中，介质层403包括包覆屏蔽栅电极401的场氧化层和填充在控制栅电极402 侧部的栅氧化层。其中，位于屏蔽栅电极401底部和侧部的场氧化层可采用热氧化沉积处理形成，位于屏蔽栅电极401和控制栅电极402之间的场氧化层可采用高密度等离子体化学气相沉积(HDP)工艺形成。

在本申请的一个实施例中，注入区5的数量为二至五个。注入区5的数量越多，沟槽MOSFET的电场分布越接近矩形，但同时也增大沟槽MOSFET 的制造工艺的复杂度。综合考虑电场分布及制造工艺的复杂度，优选注入区 5的数量为三个。

在本申请的一个实施例中，多个注入区5均匀间隔排布。多个注入区5 间隔排布，相比于连续分布，制造工艺较简单，制作成本更低。

在本申请的一个实施例中，多个注入区5的掺杂浓度相同。

在本申请的另一个实施例中，多个注入区5的掺杂浓度由上至下依次增大或依次减小。在其他实施例中，多个注入区5的掺杂浓度也可以是无规律的分布。

对于不同尺寸、不同沟槽深度的MOSFET，可选择不同分布范围的掺杂浓度，以使电场分布更接近矩形，注入区的掺杂浓度要根据MOSFET的耐压大小来确定。

在本申请的一个实施例中，沟槽MOSFET还包括位于控制栅电极402 及源区7上方的绝缘层10。绝缘层10、体区6及源区7中形成有填充孔11。源极8包括位于绝缘层10上方的金属层及填充在填充孔11内的金属。

在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。也即是，衬底1为N型衬底，外延层2为N型外延层，体区6为P型掺杂形成，源区7为N型掺杂形成，注入区5为N型掺杂形成。

本申请实施例提供的沟槽MOSFET，外延层2、注入区5的掺杂浓度及厚度可根据沟槽MOSFET的耐压要求确定。

图7为本申请实施例提供的沟槽MOSFET的制造方法的流程图。参见图 7，该制备方法包括以下步骤201-步骤210。

在步骤201中，在具有第一导电类型的衬底制备具有第一导电类型的外延层，外延层的掺杂浓度小于衬底的掺杂浓度。

在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型。

在本申请的一个实施例中，可以以N型掺杂半导体为衬底，通过外延生长的方法在衬底上淀积N型轻掺杂半导体以形成外延层。

在步骤202中，在外延层中制备从上至下排布的多个具有第一导电类型的注入区，注入区的掺杂浓度大于外延层的掺杂浓度。

其中，在制备多个注入区的时候，按照从下至上的顺序制备多个注入区，即首先制备位于下方的注入区，再制备位于上方的注入区。

在本申请的一个实施例中，最下方的注入区的底部和衬底的上表面之间的距离h1与屏蔽栅电极的底部和衬底的上表面之间的距离h2相差的范围为 -0.2μm至0.2μm，最上方的注入区的顶部和衬底的上表面之间的距离h3与屏蔽栅电极的顶部和衬底的上表面之间的距离h4相差的范围为-0.2μm至0.2μm。

在本申请的一个实施例中，通过注入杂质、经退火工艺处理在外延层中形成多个N型注入区。

在本申请的一个实施例中，注入区的数量为二至五个，例如可以为三个。

在本申请的一个实施例中，多个注入区均匀间隔排布。多个注入区间隔排布，相比于连续分布，制作工艺较简单，制作成本更低。

在本申请的一个实施例中，多个注入区的掺杂浓度相同。

在本申请的另一个实施例中，多个注入区的掺杂浓度由上至下依次增大或依次减小。在其他实施例中，多个注入区的掺杂浓度也可以是无规律的分布。

在步骤203中，在外延层中制备沟槽。

在本申请的一个实施例中，通过光刻和蚀刻技术在外延层中形成沟槽。

在步骤204中，在沟槽内制备栅结构，栅结构包括屏蔽栅电极。

本申请实施例中，栅结构还包括位于屏蔽栅电极上方的控制栅电极、包覆屏蔽栅电极及填充在控制栅电极侧部的介质层，屏蔽栅电极位于多个注入区侧部。

在本申请的一个实施例中，包覆屏蔽栅电极的介质层为场氧化层，填充在控制栅电极侧部的介质层为栅氧化层。

在本申请的一个实施例中，通过热氧化沉积处理在沟槽的底部和下侧的侧壁形成场氧化层，通过淀积多晶硅及刻蚀技术形成屏蔽栅电极，通过高密度等离子体化学气相沉积(HDP)、刻蚀工艺在屏蔽栅电极上方形成场氧化层，通过热氧化沉积处理在沟槽上侧的侧壁形成栅氧化层，通过淀积多晶硅及刻蚀技术在场氧化层上方形成控制栅电极。

在步骤205中，在外延层中制备位于多个注入区上方的具有第二导电类型的体区。

在本申请的一个实施例中，通过注入杂质、经退火工艺处理在外延层中形成P型体区。P型体区与最上方的注入区间隔排布。

在步骤206中，在外延层中制备位于体区上方的具有第一导电类型的源区，源区的掺杂浓度大于体区的掺杂浓度。

在本申请的一个实施例中，通过注入杂质、经退火工艺处理在体区的上部形成N型源区。

在步骤207中，在控制栅电极及源区上方制备绝缘层。

在本申请的一个实施例中，通过化学气相沉积在沟槽及源区上方形成绝缘层。

在步骤208中，在绝缘层、体区及源区中制备接触孔。

在本申请的一个实施例中，通过光刻和蚀刻技术在绝缘层、体区及源区中形成接触孔。

在步骤209中，在接触孔中和绝缘层上方制备源极。

在本申请的一个实施例中，通过金属溅射工艺在接触孔内填充金属和在绝缘层上方形成金属层，接触孔内的金属及金属层构成源极。

在步骤210中，在衬底的下方制备漏极。

在本申请的一个实施例中，通过金属蒸发工艺形成漏极。

本申请实施例提供的沟槽MOSFET的制备方法，通过在外延层中形成位于控制栅电极侧部的多个从上至下排布的多个注入区，可以调整外延层在控制栅电极的高度范围内的部分的不同位置处的掺杂浓度。在沟槽MOSFET承受反向电压时，使控制栅电极的高度范围内的电场明显增大，因此可提高沟槽MOSFET的耐压。并且由于多个注入区的掺杂浓度大于外延层的掺杂浓度，可使沟槽MOSFET的比导通电阻降低15％-20％。

以上所述仅是本申请的较佳实施例而已，并非对本申请做任何形式上的限制，虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。