阅读说明：本技术 提高片上定时不确定性测量的分辨率 (Improving resolution of on-chip timing uncertainty measurements ) 是由 C·维兹耶尔特兹斯 P·奥瓦克扎尔克兹雅克 于 2018-06-07 设计创作，主要内容包括：一种系统包括以链配置逻辑上耦合的延迟电路集合、分别逻辑上耦合到延迟电路中的每一个的延迟输出的多个触发器电路、形成触发器电路的层、分别逻辑上耦合到触发器电路的每一层的时钟电路,并且其中多个触发器电路被逻辑上配置成响应于延迟电路集合中的第一延迟电路的延迟输入从可编程延迟电路接收输出并且响应于从时钟电路接收偏差时钟信号,指示在多个触发器电路内从延迟电路中的每一个的延迟输出传输的边沿信号分别传播多远。(A system includes a set of delay circuits logically coupled in a chain configuration, a plurality of flip-flop circuits respectively logically coupled to a delay output of each of the delay circuits, layers forming the flip-flop circuits, a clock circuit respectively logically coupled to each layer of the flip-flop circuits, and wherein the plurality of flip-flop circuits are logically configured to receive an output from a programmable delay circuit in response to a delay input of a first delay circuit in the set of delay circuits and to indicate how far an edge signal transmitted from the delay output of each of the delay circuits respectively propagates within the plurality of flip-flop circuits in response to receiving a skewed clock signal from the clock circuit.)

提高片上定时不确定性测量的分辨率

背景技术

本公开涉及计算机芯片，并且更具体地，涉及提高片上定时不确定性测量的分辨率(resolution)。

发明内容

本发明提供了一种提高片上定时不确定性测量的分辨率的系统和方法。在示例性实施例中，系统包括(1)以链式配置逻辑上耦合的延迟电路集合，(a)其中每个延迟电路包括延迟输入和延迟输出，(b)其中集合中的第一延迟电路的延迟输入逻辑耦合到可编程延迟电路的可编程延迟电路输出，(c)其中集合中的第二延迟电路的延迟输入逻辑上耦合到第一延迟电路的延迟输出，(d)其中集合中的剩余每个延迟电路的延迟输入逻辑上耦合到集合中的紧接在先的延迟电路的延迟输出，(2)多个触发器电路，分别逻辑上耦合到每个延迟电路的延迟输出，形成触发器电路的层，(a)其中每个触发器电路包括触发器输入、时钟输入和触发器输出，(b)其中多个触发器电路的每一个的触发器输入分别逻辑上耦合到每个延迟电路的延迟输出，(3)时钟电路，其分别逻辑上耦合到触发器电路的每一层，(a)其中时钟电路的时钟输出逻辑上耦合到触发器电路的每一层中的每个触发器电路的时钟输入，(b)其中时钟电路被逻辑上配置以将包括可编程延迟的偏差时钟信号从时钟电路的时钟输出传输到触发器电路的每一层中的每个触发器电路的时钟输入，导致包括对应的可编程延迟的偏差时钟信号由时钟电路分别传输到触发器电路层；以及(4)其中多个触发器电路被逻辑上配置，响应于在多个触发器电路的每一个的触发器输入上从每个延迟电路的延迟输出接收到输出，其响应于延迟电路集合中的第一延迟电路的延迟输入，接收来自可编程延迟电路的可编程延迟电路输出的输出，并且响应于在触发器电路的每一层中的每个触发器电路的时钟输入上从时钟电路接收偏差时钟信号，以经由多个触发器电路的触发器输出，指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

在示例性实施例中，该方法包括(1)在以链式配置逻辑耦合的延迟电路集合中的第一延迟电路的延迟输入上接收来自可编程延迟电路的可编程延迟电路输出的输出；(2)响应于延迟电路集合中的第一延迟电路的延迟输入接收来自可编程延迟电路的可编程延迟电路输出的输出，在多个触发器电路的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出，其中多个触发器电路形成触发器电路的层，(3)通过时钟电路向触发器电路的每一层传输偏差时钟信号，其包括从时钟电路的时钟输出到触发器电路的每一层中的每个触发器电路的时钟输入的可编程延迟，导致包括相应可编程延迟的偏差时钟信号被时钟电路分别传输到触发器电路的层，以及(4)响应于从多个触发器电路的每一个的触发器输入上的每个延迟电路的延迟输出接收输出，以及响应于从触发器电路的每一层中的每个触发器电路的时钟输入上的时钟电路接收偏差时钟信号，通过多个触发器电路，经由多个触发器电路的触发器输出，指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

在替代实施例中，所述方法包括(1)在逻辑上以链配置耦合的延迟电路集合中的第一延迟电路的延迟输入上接收来自可编程延迟电路的可编程延迟电路输出的输出，(2)响应于延迟电路集合中的第一延迟电路的延迟输入接收来自可编程延迟电路的可编程延迟电路输出的输出，在多个触发器电路中的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出，其中多个触发器电路形成触发器电路的层，以及(3)响应于在多个触发器电路中的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出以及响应于在触发器电路的每一层中的每个触发器电路的时钟输入上接收来自时钟电路的偏差时钟信号，经由多个触发器电路的触发器输出，由多个触发器电路指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

附图说明

图1描述了根据本发明的示例性实施例的框图。

图2A描述了根据本发明的示例性实施例的流程图。

图2B描述了根据本发明的示例性实施例的流程图。

图3A描述了根据本发明的示例性实施例的框图。

图3B描述了根据本发明的示例性实施例的流程图。

图4A描述了根据本发明的示例性实施例的框图。

图4B描述了根据本发明的示例性实施例的流程图。

图5描述了根据本发明的示例性实施例的框图。

图6A描述了根据本发明的示例性实施例的曲线图。

图6B描述了根据本发明的示例性实施例的曲线图。

具体实施方式

本发明提供了一种提高片上定时不确定性测量的分辨率的系统和方法。在示例性实施例中，系统包括(1)以链式配置逻辑上耦合的延迟电路集合，(a)其中每个延迟电路包括延迟输入和延迟输出，(b)其中集合中的第一延迟电路的延迟输入逻辑耦合到可编程延迟电路的可编程延迟电路输出，(c)其中集合中的第二延迟电路的延迟输入逻辑上耦合到第一延迟电路的延迟输出，(d)其中集合中的剩余每个延迟电路的延迟输入逻辑上耦合到集合中的紧接在先的延迟电路的延迟输出，(2)多个触发器电路，分别逻辑上耦合到每个延迟电路的延迟输出，形成触发器电路的层，(a)其中每个触发器电路包括触发器输入、时钟输入和触发器输出，(b)其中多个触发器电路的每一个的触发器输入分别逻辑上耦合到每个延迟电路的延迟输出，(3)时钟电路，其分别逻辑上耦合到触发器电路的每一层，(a)其中时钟电路的时钟输出逻辑上耦合到触发器电路的每一层中的每个触发器电路的时钟输入，(b)其中时钟电路被逻辑上配置以将包括可编程延迟的偏差时钟信号从时钟电路的时钟输出传输到触发器电路的每一层中的每个触发器电路的时钟输入，导致包括对应的可编程延迟的偏差时钟信号由时钟电路分别传输到触发器电路层；以及(4)其中多个触发器电路被逻辑上配置，响应于在多个触发器电路的每一个的触发器输入上从每个延迟电路的延迟输出接收到输出，其响应于延迟电路集合中的第一延迟电路的延迟输入，接收来自可编程延迟电路的可编程延迟电路输出的输出，并且响应于在触发器电路的每一层中的每个触发器电路的时钟输入上从时钟电路接收偏差时钟信号，以经由多个触发器电路的触发器输出，指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。在特定实施例中，每个延迟电路包括至少两个逆变器电路。在特定实施例中，每个延迟电路包括至少两个逆变器电路。在特定实施例中，偏差时钟信号具有共同频率，并且每个偏差时钟信号具有由相应的可编程延迟确定的不同到达时间(偏差)。在特定实施例中，触发器电路是主从数字逻辑元件，当触发器电路在其时钟输入/时钟端口上接收上升沿时，其捕捉触发器输入上的数据。

在示例性实施例中，该方法包括(1)在以链式配置逻辑耦合的延迟电路集合中的第一延迟电路的延迟输入上接收来自可编程延迟电路的可编程延迟电路输出的输出；(2)响应于延迟电路集合中的第一延迟电路的延迟输入接收来自可编程延迟电路的可编程延迟电路输出的输出，在多个触发器电路的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出，其中多个触发器电路形成触发器电路的层，(3)通过时钟电路向触发器电路的每一层传输偏差时钟信号，其包括从时钟电路的时钟输出到触发器电路的每一层中的每个触发器电路的时钟输入的可编程延迟，导致包括相应可编程延迟的偏差时钟信号被时钟电路分别传输到触发器电路的层，以及(4)响应于从多个触发器电路的每一个的触发器输入上的每个延迟电路的延迟输出接收输出，以及响应于从触发器电路的每一层中的每个触发器电路的时钟输入上的时钟电路接收偏差时钟信号，通过多个触发器电路，经由多个触发器电路的触发器输出，指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

在替代实施例中，所述方法包括(1)在逻辑上以链配置耦合的延迟电路集合中的第一延迟电路的延迟输入上接收来自可编程延迟电路的可编程延迟电路输出的输出，(2)响应于延迟电路集合中的第一延迟电路的延迟输入接收来自可编程延迟电路的可编程延迟电路输出的输出，在多个触发器电路中的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出，其中多个触发器电路形成触发器电路的层，以及(3)响应于在多个触发器电路中的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出以及响应于在触发器电路的每一层中的每个触发器电路的时钟输入上接收来自时钟电路的偏差时钟信号，经由多个触发器电路的触发器输出，由多个触发器电路指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

定义

电源电压和噪声监测器

通过逻辑电路的信号传播延迟随电源而变化，结果T_cmin(fmax)随V_DD而变化。由于与电网中的串联电阻相关联的IR(电流x电阻)下降，可能发生V_DD的本地变化。当芯片突然拉出更多电流时，由于LdI/dt效应/噪声，也可能发生V_DD的本地变化，其中电源引脚上的封装电感导致这种下降。本地V_DD值随电路开关活动而发生时间变化，并且所汲取的电流随时间而波动。随着时间的推移，利用片上监视器来跟踪V_DD的这种变化，因为V_DD的下降可能降低f_max，并且是定时故障的根本原因。

芯片定时、T_cmin和f_max受本地时钟偏差、占空比变化和时钟边沿抖动的影响。V_DD的任何改变也可影响时钟路径延迟。这些影响用于在诸如锁存器和触发器的时钟存储元件处启动和捕获的时钟信号的定时。信号到信号的耦合也可影响波形形状和信号传播延迟。

通过芯片上的位置和发生时间来分离和量化这些效应中的每一个是困难的。监视器被设计成捕获芯片上的关键位置处的电源、时钟和噪声的净效应。在许多集成电路中使用基于时间的传感器，以便监视诸如电压值、数字时钟的抖动等的事物。这种传感器包括SKITTER和关键路径监视器，其采用数字延迟块和锁存器的链，并且通过对信号在每个时钟周期传播的延迟级的数量进行计数来感测输入。

时钟偏差和抖动(SKITTER)监视器

一种时钟偏差和抖动(SKITTER)监视器包括被配置为用作边沿检测器的分接(tapped)延迟链/线。响应于时钟信号被输入到分接延迟链中的第一延迟，两个连续的逻辑"1"和两个连续的逻辑"0"分别指示时钟信号的上升沿和下降沿的位置。延迟线的输出节点被分接并被馈送到边沿触发锁存器中。相邻锁存器的输出驱动XNOR2电路，使得延迟线中的两个连续逻辑"1"或两个连续逻辑"0"导致来自对应XNOR2电路的逻辑"1"。

例如，对于这种延迟链的十个逆变器(inverter)部分，10000010的输出位模式将指示在经由锁存器取得快照时延迟链中的两个边沿，该锁存器由到锁存器的另一输入时钟信号触发，其中输出可以被实时读取或存储在寄存器文件中以在稍后时间被扫描输出。利用足够长的延迟链，可以捕获三个时钟沿，并且从输出位模式估计时钟占空比。时钟沿在时间上的位置的精确度是逆变器延迟的量级。例如，在逆变器延迟为7皮秒且时钟周期时间为250皮秒(4千兆赫)的情况下，针对整个周期的最坏情况误差估计将为6％。时钟分配树中的噪声、锁相环抖动和其它变化可以引起时钟边沿中的抖动。利用附加电路，可以捕获边沿过的时钟的移动。

SKITTER的时间校准是通过在芯片处于非活动状态时发送时钟信号来完成的。时钟周期除以来自SKITTER的周期中的位的数目给出了每级皮秒的逆变器延迟(即，每位的时间分辨率)。接下来，在V_DD值的范围上测量逆变器延迟，该V_DD值的范围以标称V_DD为中心。数据的线性拟合以位数为单位给出ΔV_DD。然后，可以使用由于V_DD下降而引起的时钟边沿的偏差来估计V_DD的偏差的幅度。

关键路径监视器(CPM)

一种关键路径监视器(CPM)，其将硅工艺监视器的功能与电压、抖动和噪声监视器的功能组合在单个单元中。芯片上的路径延迟的动态测量以及所测量的延迟与存储在芯片上的初始校准数据的比较提供了关于由于温度、电压、噪声和老化效应而导致的延迟随时间变化的信息。该信息可以用于管理功率和时钟频率以获得最佳性能。例如，CPM可以包括用于在延迟路径上发射时钟脉冲的信号发生器和用于将路径延迟转换为数字位的边沿检测器。可以在芯片上以最小的开关活动进行延迟路径上的初始测量，并且可以存储数据以用于跟踪稍后时间的变化。此后，当芯片处于功能模式时，可以以预定间隔测量路径延迟。然后，可以将动态路径延迟测量与初始校准进行比较，使得可以使用任何显著的改变来调整用于最优功率和频率的系统操作参数。

CPM的电路概念可扩展到包括若干延迟路径，所述延迟路径经配置以表示对于特定芯片设计对f_max(T_cmin)具有高敏感度的不同电路拓扑或电路块。延迟路径配置可提供适应各种此类延迟路径的灵活性。通过仿真混合组合电路块可以创建唯一路径。在互补金属氧化物半导体(CMOS)芯片上配置具有分析能力和反馈控制的CPM具有三个关键优点：(i)定制路径配置可以模拟关键路径和f_max行为，(ii)动态读出可以使得能够在功能操作期间和在CMOS电路的寿命期间跟踪电路性能，以及(iii)来自CPM的实时反馈可以用于随时间调整应用条件(V_DD、T_c)以用于最优功率/性能折衷。

CPM利用包括逆变器链和锁存器的传感器来监视数字电路的定时裕度(timingmargin)或电压。CPM的输入是来自调谐延迟/可编程延迟电路的上升沿(在时钟周期中晚到达)。CPM的输出是"温度计代码"(例如，11..11100..0)，指示边沿到达有多晚。

逆变器/逆变器电路

逆变器/逆变器电路/非门是实现逻辑非的逻辑门。逆变器电路将表示相反逻辑电平的电压输出到其输入，其中其主要功能是将所施加的输入信号反相，使得如果所施加的输入为低，那么输出变为高，且反之亦然。逆变器可以使用与电阻器耦合的单个N型金属氧化物半导体(NMOS)晶体管或单个P型金属氧化物半导体(PMOS)(P-MOS)晶体管来构造，使得由于该"电阻漏极"方法仅使用单个类型的晶体管，因此可以以低成本制造。然而，因为电流在两个状态中的一个状态下流过电阻器，所以电阻漏极配置对于功耗和处理速度是不利的。或者，逆变器可以使用CMOS配置中的两个互补晶体管来构造，其中此配置大大减少功率消耗，因为晶体管中的一者在两个逻辑状态中始终为关断的，且其中处理速度也可由于与仅NMOS或仅PMOS类型的装置相比相对低的电阻而改进。逆变器也可以由电阻晶体管逻辑(RTL)或晶体管逻辑(TTL)配置的双极结型晶体管(BJT)构成。数字电子电路在对应于逻辑0或1的固定电压电平下操作，使得逆变器电路用作基本逻辑门以在这两个电压电平之间交换，其中实现确定实际电压，但是对于TTL电路，公共电平包括(0，+5V)。

触发器/触发器电路

触发器/触发器电路是具有两个稳定状态的电路，可以用来储存状态信息，并且是双稳态多谐振荡器。触发器可以被制成通过施加到一个或多个控制输入的信号来改变状态，并且将具有一个或两个输出。触发器存储数据的单个位(二进制数字)，使得其两个状态中的一者表示"一"，且另一者表示"零"。对于触发器，当在有限状态机中使用时，输出和下一状态不仅取决于其当前输入，而且取决于其当前状态(并且因此，先前输入)。触发器也可以用于脉冲的计数，以及用于将可变定时的输入信号同步到某个参考定时信号。触发器是定时的(同步或边沿触发的(即边沿敏感的)，使得触发器的输出仅在单一类型(正向或负向)的时钟边沿上变化。作为定时装置的触发器是为同步系统专门设计的，使得触发器除了在专用时钟信号的转变(称为记时、脉冲或选通)时之外忽略其输入。记时使触发器根据转换时的输入信号的值来改变或保留其输出信号，其中一些触发器在时钟的上升沿改变输出，而另一些触发器在下降沿改变输出。触发器是主从数字逻辑元件，当它们在其时钟端口/输入接收到上升沿/下降沿时捕获数据。

锁存器

锁存器I是具有两个布尔输入(数据和时钟)和一个布尔输出的数字硬件存储元件。对于这种锁存器，当时钟输入是某个值(例如，逻辑1)时，其数据输入处的值将被传播到其数据输出(即，透明模式)；否则，其最后传播的值被保持在其输出处。时钟可以被建模为在每个时间步在0和1之间交替的信号。当时钟为1时进行采样的锁存器可以表示为L1锁存器，而当时钟为0时进行采样的锁存器可以表示为L2锁存器。一种数字设计类型要求每个L1锁存器直接馈送到L2锁存器(称为主-从锁存器对)，并且仅允许L2驱动组合逻辑。锁存器是电平敏感的，使得当锁存器被使能时，它变为透明的/异步的。

时钟信号和时钟电路

时钟信号是在高状态和低状态之间振荡的特定类型的信号，并且像节拍器一样被用来协调数字电路的动作，其中时钟信号由时钟发生器/时钟电路产生。尽管使用了更复杂的布置，但是最常见的时钟信号是具有50％占空比的方波的形式，通常具有固定的恒定频率。使用时钟信号进行同步的电路可以在时钟周期的上升沿、下降沿或者在双倍数据速率的情况下在时钟周期的上升沿和下降沿都变为有效。大多数具有足够复杂度的集成电路(IC)使用时钟信号来同步电路的不同部分，以比最坏情况的内部传播延迟慢的速率循环。随着IC变得更加复杂(例如微处理器)，向所有电路提供精确和同步的时钟的问题变得越来越困难。

以最低的偏差将时钟信号送到芯片的每个需要它的部分的最有效的方法是金属栅格/树/蛇形/脊。在大型微处理器中，用于驱动时钟信号的功率可以超过整个芯片所使用的总功率的30％。在每个周期，必须加载和卸载在末端具有门并且在中间具有所有放大器的整个结构，使得为了节省能量，使用时钟门控来暂时地关闭树的一部分。时钟分配网络(或时钟树，当该网络形成树时)将来自公共点的时钟信号分配给需要它的所有元件。

时钟信号具有一些非常特殊的特性和属性。时钟信号通常加载有最大扇出，并且以同步系统内的任何信号的最高速度操作。由于数据信号由时钟信号提供时间参考，所以时钟波形必须特别干净和尖锐。此外，这些时钟信号特别受技术扩展的影响，因为随着线路尺寸的减小，长的全局互连线的电阻显著地变大，使得这种增加的线路电阻是时钟分布对同步性能的重要性增加的主要原因之一。最后，时钟信号的到达时间的任何差异和不确定性的控制可能严重限制整个系统的最大性能，并且可能产生其中不正确的数据信号可能锁存在寄存器内的灾难性的竞争条件。

时钟不确定性/定时不确定性

时钟不确定性是时钟边沿将出现的时间不确定性，并且由时钟偏差、时钟抖动和时钟开销确定。时钟不确定性可能对数字电路/芯片设计的可行性具有不利影响，例如(i)最小延迟(保持)故障是频率无关的，导致需要丢弃受影响的芯片，以及(ii)最大延迟(设置)故障是频率相关的，导致以较低操作频率销售芯片。

时钟偏差

时钟偏差(有时称为定时偏差)是同步数字电路系统(例如计算机系统)中的现象，其中相同来源的时钟信号在不同时间到达不同组件。大多数数字电路的操作通过称为"时钟"的周期信号同步，该周期信号指示电路上的器件的序列和步调，其中该时钟从单个源被分配给电路的所有存储器元件，该存储器元件例如可以是寄存器或触发器。在使用边沿触发寄存器的电路中，当时钟边沿或时钟信号到达寄存器时，寄存器将寄存器输入传输到寄存器输出，并且这些新的输出值流过组合逻辑以在寄存器输入处提供值用于下一时钟信号。理想地，对于下一时钟滴答，每个存储器元件的输入及时达到其最终值，使得可以准确地预测整个电路的行为。系统可以运行的最大速度必须考虑由于物理组成、温度和路径长度的差异而在电路的各种元件之间发生的变化。在同步电路中，如果逻辑路径连接两个寄存器或触发器，则称这两个寄存器或触发器"顺序相邻"。给定两个顺序相邻的寄存器R_i和R_j，其中在目的地和源寄存器时钟引脚的时钟到达时间分别等于T_Ci和T_Cj，时钟偏差可以定义为：T_{skew i,j}＝T_Ci-T_Cj。时钟偏差表示到达芯片上两个不同位置的两个相同时钟信号的延迟差(空间分离)。时钟偏差可能导致核心时钟的单个转变不能同时到达所有锁存器或触发器。

时钟偏差可能由许多不同的事情(例如，导线互连长度、温度变化、中间器件的变化、电容耦合、材料缺陷、使用时钟的器件的时钟输入上的输入电容的差异)引起，使得随着电路的时钟速率增加，定时变得更加关键，并且如果电路正常工作，则可以容忍较少的变化。存在两种类型的时钟偏差。一种类型，正偏差，发生在发送寄存器比接收寄存器更早地接收到时钟节拍时。另一种类型，负偏差，发生在接收寄存器比发送寄存器更早地得到时钟滴答时。零时钟偏差是指时钟信号同时到达发送和接收寄存器。时钟偏差可以是有意的或无意的。例如，可以将有意的时钟偏差注入时钟信号中，以便修复逻辑块中的竞争条件，这通常通过使用可变延迟时钟再生缓冲器来实现。

时钟抖动

时钟抖动/跳动是由时钟信号生成电路引入的时钟边沿不准确度。时钟抖动可以被看作时钟周期或占空比的统计变化。时钟抖动可能导致时钟树中任何点处的时钟频率不是恒定的。最坏情况的抖动可以确定可用的时钟周期时间。

抖动是与假定的周期性信号的真实周期性的偏差，通常与参考时钟信号有关，其中在时钟恢复应用中，抖动被称为定时抖动。抖动可以用与所有时变信号相同的术语来量化(例如，均方根(RMS)或峰间位移)。同样，与其它时变信号一样，抖动可以用频谱密度来表示。抖动周期是随时间规则变化的信号特性的最大效应(或最小效应)的两倍之间的间隔。抖动频率，更通常引用的数字，是其倒数，其中低于10赫兹的抖动频率作为漂移，而等于或高于10赫兹的抖动频率作为抖动。抖动可能由电磁干扰和与其他信号的载波的串扰引起。抖动可能导致显示监视器闪烁，影响个人计算机中的处理器的性能，在音频信号中引入卡搭声或其它不期望的效果，并且导致网络设备之间的传输数据的丢失，其中可容忍的抖动量取决于受影响的应用。

对于时钟抖动，用于测量抖动的三个常用度量是绝对抖动、周期抖动和周期到周期抖动。绝对抖动是指时钟边沿的位置与理想情况下的位置的绝对差。周期抖动(即，循环抖动)是指任何一个时钟周期与理想或平均时钟周期之间的差，其中周期抖动在例如数字状态机的同步电路中往往是重要的，其中电路的无错误操作受到最短可能时钟周期(平均周期减去最大循环抖动)的限制，且电路的性能由平均时钟周期设定，使得同步电路受益于使周期抖动最小化，使得最短时钟周期接***均时钟周期。周期到周期抖动是指任何两个相邻时钟周期的持续时间的差异，且对于在微处理器和随机存取存储器(RAM)接口中使用的一些类型的时钟产生电路来说可能是重要的。

时钟开销

时钟开销是指顺序存储元件需要肯定地存储(或解析)传入数据的时间。时钟开销与顺序存储元件的亚稳定性性质直接相关。

时钟缓冲器

在某些时钟网络(例如，树、栅格和蛇形时钟网络)中，时钟信号需要被缓冲(再生)以确保令人满意的边沿速率并减少偏差。全局时钟缓冲器(GCB)用于再生到芯片中的区域或群集的时钟信号，且通常设计有偏差调整控制。本地时钟缓冲器/本地时钟缓冲器电路(LCB)用于为每个集群中的功能块再生时钟信号，其中LCB通常包含允许时钟信号被选通或关断以降低功率的逻辑。

传输晶体管逻辑/传输门电路

传输晶体管逻辑(PTL)/传输门电路通过消除冗余晶体管，使得晶体管被用作在电路的节点之间传递逻辑电平的开关，而不是被用作直接连接到电源电压的开关，从而减少了用于制造不同逻辑门的晶体管的数量，导致减少了有源器件的数量。传输晶体管由周期性时钟信号驱动，并且用作访问开关，以根据输入信号V_in对寄生电容C_x充电或放电。因此，当时钟信号有效(CK＝1)时的两个可能操作是逻辑"1"转移(将电容C_x充电到逻辑高电平)和逻辑"0"转移(将电容C_x充电到逻辑低电平)。在任一情况下，耗尽负载nMOS逆变器的输出呈现逻辑低或逻辑高电平，这取决于电压V_x。

互补传输晶体管逻辑(CPL)可以使用由NMOS和PMOS传输晶体管组成的传输门。例如，CPL实现逻辑门，使得每个门由仅NMOS的传输晶体管网络组成，后面是CMOS输出逆变器。CPL也可以使用双轨编码来实现逻辑门，使得每个CPL门具有两条输出线，正信号和互补信号两者，从而消除对逆变器的需要。CPL也可以使用串联晶体管在逻辑的可能的反相输出值和驱动逆变器的输出之间进行选择，其中CMOS传输门由并联连接的nMOS和pMOS晶体管组成。

虚拟负载/虚拟负载电路

虚拟负载/虚拟负载电路是用于模拟电负载的装置，通常用于测试目的。

SKITTER监视器和CPM的问题

CPM具有在选择CPM设计时应当考虑的限制，并且其与芯片上的其它监视器重叠。例如，用于当今芯片设计的电子设计自动化(EDA)定时工具试图通过适当地调整晶体管的尺寸来均衡所有路径的延迟，使得如果路径具有正松弛(快速路径)，则路径中的门的晶体管宽度被调谐以降低功率，同时仍然满足周期时间，导致没有单个路径支配T_cmin，从而导致难以识别单个代表性关键路径。

而且，SKITTER监视器和CPM的分辨率(即，它们可以通过产生不同的数字输出来感测的信号变化的最小量)受到在这样的监视器中使用的延迟门(逆变器对)的延迟的限制，其又受到工艺技术的限制。这种基于时间的传感器的分辨率是将改变传感器的捕获锁存器的状态的信号传播的最小时间量。这种基于时间的传感器在CPM或SKITTER(用于定时不确定性/时钟偏差监控)方面具有有限的分辨率。如果通过延迟链的信号传播要改变足够的时间(由于电源电压，使得延迟更快)，使得信号沿着一个附加的延迟块向下传播，则这样的改变可以在传感器的锁存器中被捕获。然而，如果信号传播仅改变很小的量，则信号可能不会向下行进整个附加延迟块，使得将观察不到传感器的锁存器中的输出。

在下降检测中，传感器(例如CPM)检测下降的开始，并且在滞后/等待时间之后，对电路应用解决方案以解决问题。下降(降低的电源电压)使电路变慢。滞后/等待时间越小，电路进入问题区域的概率越小(即，电路变得太慢的情况)。如果电路要进入由当前CPM确定的问题区域，则芯片的设计者将通过提高电源电压(以增加功率为代价)来进行补偿，使得在这种补偿之后，电路将不再处于进入问题区域的危险中。因此，较小的滞后可能导致进入问题区域的深度较小，从而导致需要较少的补偿。

CPM的作用是查明数字逻辑芯片何时将进入问题区域。根据指示芯片何时将进入问题区域的信息，芯片将使用该信息并将应用一些对策，使得芯片将退出问题区域。对策可以包括(但不限于)(i)自适应计时(即，时钟被减慢，使得电路可以有更多的时间工作，使得电路的减慢可以被补偿)，以及(2)指令节流(即，芯片停止工作，使得不会发生定时误差，并且芯片电流被减小，使得芯片将退出问题区域)。

当使用CPM作为电压传感器时，滞后取决于CPM分辨率。因此，更精细的分辨率可以导致更小的滞后。因此，需要用于数字电路的基于时间的传感器的更精细的分辨率。CPM一直感测，但在V_DD足够小以使得CPM指示比预定阈值小一个、两个或更多单位/电平时报告问题，使得较精细的分辨率导致产生1电平(或2电平或更多)差所需的较小量的电压且导致较小的感测滞后。由于CPM的逆变器延迟，CPM的逆变器链的"分辨率"(每一级的延迟)可限于5皮秒的量级。

CPM的延长周期时间的问题

在延长的周期时间(例如2/3/4个周期)操作CPM以提高分辨率也存在问题。例如，这种方案将需要4个周期来获得小于1％的分辨率。此外，例如，如果允许电压传感器(CPM)每3个周期仅提供一个新的裕度/电压值，则CPM可以导致更高的分辨率。然而，这样的方案可能导致CPM等待时间，涉及从CPM输出新样本的更长时间，在发生下垂的同时增加的等待时间可能在稍后移动缓解。换句话说，该方案可以导致对裕度/电压的较少测量，使得来自检测(在某一点)紧急情况的CPM的样本可以被认为是延迟的(相对于每个循环弹出1个样本的情况。当使用CPM作为电压传感器时，滞后取决于CPM分辨率，因此，更精细的分辨率可以导致更小的滞后。因此，需要更高的分辨率。

此外，这种方案可能导致CPM提供"平均电压值"，使得读数(在扩展的CPM周期的末尾)可能不是用于下垂缓解的正确读数，因为它可能不太准确并且在下垂情况下更乐观。换句话说，CPM传感器可以具有测量平均裕度/电压值的固有属性，使得让CPM每3个周期获取一个样本可以导致在该间隔的中间的值(对于快速下降的电源电压的情况，这将是乐观的测量)。

系统

参考图1，在示例性实施例中，本发明提供了一种提高片上定时不确定性测量的分辨率的系统100。在示例性实施例中，该系统包括(1)延迟电路110、112、114、116的集合，其逻辑上耦合成链结构，(a)其中延迟电路110、112、114、116中的每一个都包括延迟输入和延迟输出，(b)其中该集合中的第一延迟电路110的延迟输入逻辑上耦合到可编程延迟电路190的可编程延迟电路输出，(c)其中该集合中的第二延迟电路112的延迟输入逻辑上耦合到第一延迟电路110的延迟输出，(d)其中该集合中的剩余延迟电路114、116中的每一个的延迟输入逻辑上耦合到该集合中的紧接在先的延迟电路的延迟输出，(2)多个触发器电路120、122、124、126、128、130，其分别逻辑上耦合到延迟电路110、112、114、116中的每一个的延迟输出，从而形成触发器电路的层140、142，(a)其中触发器电路120、122、124、126、128、130中的每一个包括触发器输入、时钟输入和触发器输出，(b)其中多个触发器电路120、122、124、126、128、130中的每一个的触发器输入逻辑上分别耦合到每个延迟电路110、112、114、116的延迟输出，(3)时钟电路150、152分别逻辑耦合到触发器电路的每一层140、142，(a)其中时钟电路150、152的时钟输出在逻辑上耦合到触发器电路的层140、142中的每一层中的每个触发器电路120、124、128、122、126、130的时钟输入，(b)其中时钟电路150、152逻辑上被配置成将包括可编程延迟的偏差时钟信号从时钟电路150、152的时钟输出传输到触发器电路140、142层中的每一层中的每个触发器电路120、124、128、122、126、130的时钟输入，导致包括相应可编程延迟的偏差时钟信号分别由时钟电路150、152传输到触发器电路的层140、142，以及(4)其中多个触发器电路120、122、124、126、128、130被逻辑上配置，响应于在多个触发器电路120、122、124、126、128的每一个的触发器输入上从延迟电路110、112、114、116的每一个的延迟输出接收到输出，其响应于延迟电路110、112、114、116集合中的第一延迟电路110的延迟输入，接收来自可编程延迟电路190的可编程延迟电路输出的输出，并且响应于在触发器电路的每一层140、142中的每个触发器电路120、124、128、122、126、130的时钟输入上从时钟电路150、152接收偏差时钟信号，以经由多个触发器电路120、122、124、126、128、130的触发器输出，指示从延迟电路110、112、114、116中的每个的延迟输出发送的边沿信号在多个触发器电路120、122、124、126、128、130内分别传播多远。

在特定实施例中，延迟电路110、112、114、116中的每一者包含至少两个逆变器电路。在特定实施例中，延迟电路110、112、114、116中的每一者包含至少两个逆变器电路。例如，可编程延迟电路190可以输出上升沿信号/时钟信号。在另一示例中，至少两个触发器电路可以逻辑上耦合到延迟电路中的每一个的延迟输出。在另一示例中，两个到八个触发器电路可以逻辑上耦合到每个延迟电路的延迟输出。在特定实施例中，触发器电路120、122、124、126、128、130是主从数字逻辑元件，其在触发器电路120、122、124、126、128、130在其时钟输入/时钟端口上接收到上升沿时捕获其触发器输入上的数据。

在一个实施例中，逻辑耦合包括电连接、光连接、无线连接和电磁连接。此外，本发明不限于图中所示的部件的数量。

在一个实施例中，本发明使用具有多个捕获锁存器集合的单个逆变器链，其中每个锁存器集合由不同的时钟信号计时，并且其中不同的时钟被偏差少量时间。通过使用这样的方案，本发明可以增加基于时间的传感器(SKITTER监视器/CPM)的分辨率，因为可以更准确地对信号传播进行计数。本发明提供一种使用锁存器与经偏差时钟的适当组合且设定偏差值的系统及方法。在一个实施例中，本发明提供了一种基于时间的传感器，其使用延迟块(逆变器对)和锁存器的链来测量信号的传播时间。例如，输入信号(通常是数字0到1转变)可以在时钟周期的开始处被施加在逆变器链的输入处，开始沿着逆变器链向下行进，并且在周期的结束处，锁存器可以捕获延迟块的输出，使得锁存器的状态携带关于诸如所使用的时钟的周期时间和电源电压值之类的参数的信息。

在一个实施例中，本发明提供了一种用于测量输入数字信号的传播时间的电路/系统和方法，包括延迟块(逆变器对)和捕获锁存器或触发器，它们以这样的方式形成，使得每个延迟块的输出被多个锁存器或触发器捕获，每个锁存器或触发器被用不同的时钟信号来计时。在另一实施例中，本发明还包括本地时钟缓冲器和逆变器以产生不同的时钟信号，以及在每个逆变器输入处的可编程电容性负载以在锁存器或触发器的捕获时钟信号之间产生所需的偏差。

在一个实施例中，本发明包括在每个CPM分接延迟点处的多个锁存器，其中不同的锁存器接收同一时钟的偏差版本(如由可编程延迟生成/控制的)，使得通过有效地在每个分接处进行多个并行测量，可以增加每个分接处的分辨率，并且可以增加总分辨率。在一实施例中，本发明提供一种产生所需经偏差时钟的系统及方法。

在一个实施例中，本发明包括在基于时间的监视器(例如SKITTER监视器，CPM)的每个分接点处的多个锁存器，其中每个锁存器接收相同频率但到达时间稍微不同(偏差)的时钟，导致每个分接有多个0/1位。通过组合这些多个位，本发明可以指示每个分接内部边沿信号使之到达多远，从而有效地提高基于时间的监视器的分辨率。

方法

参考图2A，在示例性实施例中，本发明提供了一种提高片上定时不确定性测量的分辨率的方法200。在示例性实施例中，方法200包括(1)操作210：在逻辑上以链配置耦合的延迟电路集合中的第一延迟电路的延迟输入上接收来自可编程延迟电路的可编程延迟电路输出，(2)操作212：响应于延迟电路集合中的第一延迟电路的延迟输入接收来自可编程延迟电路的可编程延迟电路输出的输出、在多个触发器电路中的每一个的触发器输入上接收来自延迟电路中的每一个的延迟输出的输出，其中多个触发器电路形成触发器电路的层，(3)操作214：通过时钟电路向触发器电路的每一层传输偏差时钟信号，其包括从时钟电路的时钟输出到触发器电路的每一层中的每个触发器电路的时钟输入的可编程延迟，导致包括相应可编程延迟的偏差时钟信号被时钟电路分别传输到触发器电路的层，以及操作216：响应于从多个触发器电路的每一个的触发器输入上的每个延迟电路的延迟输出接收输出，以及响应于从触发器电路的每一层中的每个触发器电路的时钟输入上的时钟电路接收偏差时钟信号，经由多个触发器电路的触发器输出，通过多个触发器电路指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

在一个实施例中，系统100执行操作210：在逻辑上以链式配置耦合的延迟电路110、112、114、116集合中的第一延迟电路110的延迟输入上接收来自可编程延迟电路190的可编程延迟电路输出的输出。在实施例中，系统100执行操作212：响应于延迟电路110、112、114、116的集合中的第一延迟电路110的延迟输入接收来自可编程延迟电路190的可编程延迟电路输出的输出、接收来自多个触发器电路120、122、124、126、128、130中的每一个的触发器输入上的延迟电路110、112、114、116中的每一个的延迟输出的输出，其中多个触发器电路120、124、128、122、126、130形成触发器电路的层140、142。在实施例中，系统100执行操作214：由时钟电路150、152向触发器电路的每一层140、142发送包括从时钟电路150、152的时钟输出到触发器电路的每一层140、142中的每个触发器电路120、124、128、122、126、130的时钟输入的可编程延迟的偏差时钟信号，导致包括相应可编程延迟的偏差时钟信号分别由时钟电路150、152传输到触发器电路的层140、142。在实施例中，系统100执行操作216：响应于在多个触发器电路120、122、124、126、128、130中的每一个的触发器输入上接收来自延迟电路110、112、114、116中的每一个的延迟输出的输出，并且响应于在触发器电路的层140、142中的每一个中的每个触发器电路120、124、128、122、126、130的时钟输入上接收来自时钟电路150、152的偏差时钟信号，由多个触发器电路120、122、124、126、128、130，经由多个触发器电路120、122、124、126、128、130的触发器输出，指示从延迟电路110、112、114、116中的每一个的延迟输出传输的边沿信号在多个触发器电路120、122、124、126、128、130内分别传播多远。

参考图2B，在一个备选实施例中，本发明提供了一种提高片上定时不确定性测量的分辨率的方法250。在替代实施例中，方法250包括(1)操作252：在逻辑上以链配置耦合的延迟电路集合中的第一延迟电路的延迟输入上接收来自可编程延迟电路的可编程延迟电路输出的输出，(2)操作254：响应于延迟电路集合中的第一延迟电路的延迟输入接收来自可编程延迟电路的可编程延迟电路输出的输出，在多个触发器电路中的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出，其中多个触发器电路形成触发器电路的层，以及(3)操作256：响应于在多个触发器电路中的每一个的触发器输入上接收来自每个延迟电路的延迟输出的输出以及响应于在触发器电路的每一层中的每个触发器电路的时钟输入上接收来自时钟电路的偏差时钟信号，经由多个触发器电路的触发器输出，由多个触发器电路指示从每个延迟电路的延迟输出传输的边沿信号在多个触发器电路内分别传播多远。

在一个实施例中，系统100执行操作252：在逻辑上以链配置耦合的延迟电路110、112、114、116集合中的第一延迟电路110的延迟输入上接收来自可编程延迟电路190的可编程延迟电路输出的输出。在实施例中，系统100执行操作254：响应于延迟电路110、112、114、116集合中的第一延迟电路110的延迟输入接收来自可编程延迟电路190的可编程延迟电路输出的输出、接收来自多个触发器电路120、122、124、126、128、130中的每一个的触发器输入上的延迟电路110、112、114、116中的每一个的延迟输出的输出，其中多个触发器电路120、124、128、122、126、130形成触发器电路的层140、142。在实施例中，系统100执行操作256：响应于在多个触发器电路120、122、124、126、128、130中的每一个的触发器输入上接收到来自延迟电路110、112、114、116的每一个的延迟输出的输出，并且响应于在触发器电路的层140、142中的每一个中的每个触发器电路120、124、128、122、126、130的时钟输入上接收到来自时钟电路150、152的偏差时钟信号，经由多个触发器电路120、122、124、126、128、130的触发器输出，通过多个触发器电路120、122、124、126、128、130的触发器输出，指示从延迟电路110、112、114、116中的每一个的延迟输出传输的边沿信号在多个触发器电路120、122、124、126、128、130内分别传播多远。

在另一实施例中，方法250包括由时钟电路向触发器电路的每一层发送包括从时钟电路的时钟输出到触发器电路的每一层中的每个触发器电路的时钟输入的可编程延迟的偏差时钟信号的操作，导致包括对应可编程延迟的偏差时钟信号由时钟电路分别传输到触发器电路的每一层。在实施例中，系统100执行由时钟电路150、152向触发器电路的层140、142中的每一个传输包括从时钟电路150、152的时钟输出到触发器电路的层140、142中的每一个中的每个触发器电路120、124、128、122、126、130的时钟输入的可编程延迟的偏差时钟信号的操作，从而导致包括对应可编程延迟的偏差时钟信号分别由时钟电路150、152传输到触发器电路的层140、142。

产生经偏差时钟信号

经由可编程延迟

在示例性实施例中，时钟电路包括(a)对应于触发器电路的每一层的本地时钟缓冲器电路，(i)其中本地时钟缓冲器电路包括本地时钟缓冲器输入和本地时钟缓冲器输出，(ii)其中本地时钟缓冲器电路的本地时钟缓冲器输入逻辑耦合到主时钟电路的输出，(b)以对应于触发器电路的每一层的链式配置逻辑耦合的逆变器电路集合，(i)其中每个逆变器电路包括逆变器输入和逆变器输出，(ii)其中该逆变器电路集合中的第一逆变器电路的逆变器输入逻辑耦合到本地时钟缓冲器电路的本地时钟缓冲器输出，(iii)其中该逆变器电路集合中的第二逆变器电路的逆变器输入逻辑耦合到第一逆变器电路的逆变器输出，(iv)其中该逆变器电路集合中的每个剩余逆变器电路的逆变器输入逻辑耦合到该逆变器电路集合中的紧接在先的逆变器电路的逆变器输出，(c)逻辑耦合到对应于触发器电路的每一层的逆变器电路集合中的每个逆变器电路的逆变器输出的通门电路和虚拟负载电路集合，其中，通门电路和虚拟负载电路集合被逻辑上配置成响应于接收控制信号的通门电路和虚拟负载电路的集合的控制线而产生偏差时钟信号的可编程延迟，以及(d)其中逆变器电路集合中最后一个逆变器电路的逆变器输出是逻辑配置的，响应于逆变器电路集合中的第一逆变器电路的逆变器输入接收来自本地时钟缓冲电路的本地时钟缓冲输出的输出，以及响应于通门电路和虚拟负载电路集合产生偏差时钟信号的可编程延迟，向触发器电路的每一层传输偏差时钟信号。例如，虚拟负载电路可以是逆变器电路、电容器和可变电容负载中的至少一个。

参考图3A，在示例性实施例中，时钟电路150、152包括(a)与触发器电路(例如，TIER1、TIER2)的层140、142中的每一个对应的本地时钟缓冲器电路310、312(例如，LCB1、LCB2)，(i)其中本地时钟缓冲器电路310、312包括本地时钟缓冲器输入和本地时钟缓冲器输出，(ii)其中本地时钟缓冲器电路310、312的本地时钟缓冲器输入逻辑耦合到主时钟电路(MCC)390的输出，(b)逆变器电路320、322、324、326集合以与触发器电路的层140、142中的每一个对应的链式配置逻辑耦合，(i)其中逆变器电路320、322、324、326中的每一个包括逆变器输入和逆变器输出，(ii)其中逆变器电路集合中的第一逆变器电路320、324的逆变器输入逻辑耦合到本地时钟缓冲器电路310、312的本地时钟缓冲器输出，(iii)其中逆变器电路集合中的第二逆变器电路的逆变器输入逻辑上耦合到第一逆变器电路320、324的逆变器输出，(iv)其中逆变器电路集合中每个剩余逆变器电路的逆变器输入逻辑上耦合到逆变器电路集合中前一个逆变器电路的逆变器输出，(c)通门电路330、332、334、336和虚拟负载电路340、342、344、346集合逻辑上耦合到所述逆变器电路集合中的对应于触发器电路的层140、142中的每一个的逆变器电路320、322、324、326中的每一个的逆变器输出，其中所述通门电路330、332、334、336和虚拟负载电路340、342、344、346集合逻辑上经配置以响应于所述通门电路330、332、334、336和虚拟负载电路340、342、344、346集合的控制线接收控制信号而产生偏差时钟信号的可编程延迟，且(d)其中所述逆变器电路集合中的最后逆变器电路322、326的逆变器输出被逻辑配置，响应于逆变器电路集合中的第一逆变器电路320、324的逆变器输入接收来自所述本地时钟缓冲器电路310、312的本地时钟缓冲器输出且响应于通门电路330、332、334、336和虚拟负载电路340、342、344、346的集合产生偏差时钟信号的可编程延迟，将偏差时钟信号传输到触发器电路的层140、142中的每一层。例如，通过将本地时钟缓冲器电路310上的延迟设置为零(经由通门电路330、332的集合所接收的控制信号来切断通门电路330、332的集合和虚负载电路340、342的集合)，本发明可以通过增加本地时钟缓冲器电路312上的延迟(经由通门电路334、336的集合所接收的控制信号来接通通门电路334、336的集合和虚负载电路344、346的集合中的至少一个)来控制偏差。

在示例性实施例中，传输包括(a)在与触发器电路的每一层相对应的本地时钟缓冲器电路的本地时钟缓冲器输入接收来自主时钟电路的主时钟电路输出的输出，(b)响应于本地时钟缓冲器电路的本地时钟缓冲器输入接收来自主时钟电路的主时钟电路输出的输出，在与触发器电路的每一层相对应的以链式配置逻辑耦合的逆变器电路集合中的第一逆变器电路的逆变器输入接收来自本地时钟缓冲器电路的本地时钟缓冲器输出的输出，(c)响应于通门电路和虚负载电路集合的控制线接收控制信号，由通门电路和虚负载电路集合生成偏差时钟信号的可编程延迟，以及(d)响应于逆变器电路集合中的第一逆变器电路的逆变器输入接收来自本地时钟缓冲器电路的本地时钟缓冲器输出的输出，以及响应于由逆变器电路集合中的最后一个逆变电路产生、传输偏差时钟信号到触发器电路的每一层。参考图3B，在示例性实施例中，传输操作214包括(a)操作360：在对应于触发器电路的每一层的本地时钟缓冲器电路的本地时钟缓冲器输入上接收来自主时钟电路的主时钟电路输出的输出，(b)操作362：响应于本地时钟缓冲器电路的本地时钟缓冲器输入从主时钟电路的主时钟电路输出接收输出，在逆变器电路集合中的第一逆变器电路的逆变器输入上接收来自本地时钟缓冲器电路的本地时钟缓冲器输出的输出，所述逆变器电路集合以对应于触发器电路的每一层的链式配置被逻辑上耦合，(c)操作364：响应于通门电路和虚负载电路集合的控制线接收控制信号，由通门电路和虚负载电路集合，产生偏差时钟信号的可编程延迟，以及(d)操作366：响应于逆变器电路集合中的第一逆变器电路的逆变器输入接收来自本地时钟缓冲器电路的本地时钟缓冲器输出的输出，以及响应于产生，由逆变器电路集合中的最后一个逆变器电路向触发器电路的每一层传输偏差时钟信号。

在实施例中，时钟电路150、152执行在与触发器电路的层140、142中的每一个相对应的本地时钟缓冲器电路310、312的本地时钟缓冲器输入接收来自主时钟电路390的主时钟电路输出的操作360。在实施例中，时钟电路150、152响应于本地时钟缓冲器电路310、312的本地时钟缓冲器输入接收来自主时钟电路390的主时钟电路输出的输出、在以对应于触发器电路的层140、142中的每一个的链式配置被逻辑耦合的逆变器电路320、322、324、326集合中的第一逆变器电路320、324的逆变器输入接收来自本地时钟缓冲器电路310、312的本地时钟缓冲器输出的输出，执行操作362。在实施例中，时钟电路150、152执行操作364：响应于通门电路330、332、334、336和虚拟负载电路340、342、344、346集合的控制线接收控制信号，由通门电路330、332、334、336和虚设负载电路340、342、344、346集合产生偏差时钟信号的可编程延迟。在实施例中，时钟电路150、152执行操作366：响应于逆变器电路320、322、324、326集合中的第一逆变器电路320、324的逆变器输入接收来自本地时钟缓冲器电路310、312的本地时钟缓冲器输出的输出，以及响应于由逆变电路320、322、324、326集合中的最后一个逆变电路322、326产生并向触发器电路的140、142层中的每一层发送偏差时钟信号。

经由不同的电压供给值

在示例实施例中，时钟电路包括(a)对应于触发器电路的层中的每一个的本地时钟缓冲器电路，(i)其中本地时钟缓冲器电路包括本地时钟缓冲器输入、电源输入及本地时钟缓冲器输出，(ii)其中本地时钟缓冲器电路的本地时钟缓冲器输入逻辑上耦合到主时钟电路的主时钟电路输出，(b)可编程标头(header)电路，其电耦合到对应于触发器电路的层中的每一个的本地时钟缓冲器电路的电源输入，其中可编程标头电路经电配置以产生偏差时钟信号的可编程延迟，及(c)其中本地时钟缓冲器电路的本地时钟缓冲器输出被逻辑上配置，响应于本地时钟缓冲器电路的本地时钟缓冲器输入从主时钟电路的主时钟电路输出接收输出以及响应于可编程标头电路产生偏差时钟信号的可编程延迟，将偏差时钟信号传输到触发器电路的每一层。在特定实施例中，可编程标头电路包含至少一个晶体管。在特定实施例中，至少一个晶体管为p-MOS晶体管。例如，可编程标头电路可以向它们各自的本地时钟缓冲器电路提供不同的电源。在特定示例中，可编程报头电路具有不同的强度。在另一示例中，可编程标头电路具有分别与可编程标头电路中的晶体管的数量成比例的不同强度。

参考图4A，在示例性实施例中，时钟电路150、152包括(a)对应于触发器电路(例如，TIER1、TIER2)的层140、142中的每一个的本地时钟缓冲器电路410、412(例如，LCB1、LCB2)，(i)其中本地时钟缓冲器电路410、412包括本地时钟缓冲器输入、电源输入和本地时钟缓冲器输出，(ii)其中本地时钟缓冲器电路410、412的本地时钟缓冲器输入逻辑耦合到主时钟电路490的主时钟电路输出，(b)电耦合到对应于触发器电路的层140、142中的每一个的本地时钟缓冲器电路410、412的电源输入的可编程标头电路420、422，其中可编程标头电路420、422被电配置为生成偏差时钟信号的可编程延迟，以及其中本地时钟缓冲器电路410、412的本地时钟缓冲器输出响应于本地时钟缓冲电路410、412的本地时钟缓冲器输入接收来自主时钟电路490的主时钟电路输出的输出而被逻辑配置，以及响应于可编程标头电路420、422生成偏差时钟信号的可编程延迟，将偏差时钟信号传输到触发器电路的层140、142中的每一个。在特定实施例中，可编程标头电路420、422包括至少一个晶体管430、432。在特定实施例中，至少一个晶体管430、432为p-MOS晶体管。例如，通过设置用于本地时钟缓冲器电路410的可编程标头电路420中的标头/晶体管的数量，本发明可以通过改变用于本地时钟缓冲器电路412的可编程标头电路422中的标头/晶体管的数量来控制偏差(其中，更少的标头/晶体管被设置成导通，本地时钟缓冲器电路412上的电源电压越小，并且延迟越大)。

在示例实施例中，传输包括(a)在对应于触发器电路的每一层的本地时钟缓冲器电路的本地时钟缓冲器输入接收来自主时钟电路的主时钟电路输出的输出，(b)由电耦合到对应于触发器电路的每一层的本地时钟缓冲器电路的电源输入的可编程标头电路产生偏差时钟信号的可编程延迟，以及(c)响应于本地时钟缓冲器电路的本地时钟缓冲器输入接收来自主时钟电路的主时钟电路输出的输出以及响应于所述产生，由本地时钟缓冲器电路将偏差时钟信号传输到触发器电路的每一层。参考图4B，在示例实施例中，传输操作214包括(a)操作450：在对应于触发器电路的每一层的本地时钟缓冲器电路的本地时钟缓冲器输入上接收来自主时钟电路的主时钟电路输出的输出，(b)操作452：通过电耦合到对应于触发器电路的每一层的本地时钟缓冲器电路的电源输入的可编程标头电路产生偏差时钟信号的可编程延迟，以及(c)操作454：响应于本地时钟缓冲器电路的本地时钟缓冲器输入接收来自主时钟电路的主时钟电路输出的输出以及响应于所述产生，通过本地时钟缓冲器电路将偏差时钟信号传输到触发器电路的每一层。

在实施例中，时钟电路150、152执行操作450：在与触发器电路的层140、142中的每一个相对应的本地时钟缓冲器电路410、412的本地时钟缓冲器输入接收来自主时钟电路490的主时钟电路输出的输出。在实施例中，时钟电路150、152执行操作452：通过电耦合到对应于触发器电路的层140、142中的每一个的本地时钟缓冲器电路410、412的电源输入的可编程标头电路420、422产生偏差时钟信号的可编程延迟。在实施例中，时钟电路150、152执行操作454：响应于本地时钟缓冲器电路410、412的本地时钟缓冲器输入接收来自主时钟电路490的主时钟电路输出的输出以及响应于生成,由本地时钟缓冲器电路410、412向触发器电路的层140、142中的每一个传输偏差时钟信号。

示例

在一个实施例中，本发明使用延迟块的链，其中每个延迟块的输出由多个锁存器捕获。例如，如果块-i”是第i个延迟块，则锁存器-i，j将是捕获第i个延迟块的输出的第j个锁存器。具体地，例如，锁存器i,1可以在周期结束时捕获输出，锁存器i,2可以在稍后的时间捕获输出，并且锁存器i,3可以在稍后的时间捕获输出，等等。在另一个例子中，如果DT是这些锁存器的捕获时钟之间的偏差，锁存器i,2可以在锁存器i,1之后捕获传播信号DT时间，使得如果信号传播仅由DT改变，锁存器i,2的状态可以改变，这可以小于每个延迟块的延迟。在一个实施例中，本发明因此可以增加基于时间的传感器的有效分辨率。具体地，例如，本发明可以提供片上定时不确定性的增加的测量分辨率(可能具有亚皮秒分辨率)，而不需要多个连续测量(以增加分辨率)。

在一个实施例中，本发明还提供了一种产生所需的偏差DT的系统和方法。在另一示例中，属于第一(原始)锁存器集合锁存器k,1的所有锁存器可以来自本地时钟缓冲器(LCB)，该本地时钟缓冲器(LCB)驱动它们通过具有所有剩余时钟的多个逆变器门，驱动来自相同LCB和逆变器门的不同实例的锁存器"锁存器k，2"、"锁存器k，3"等，其中可编程电容器负载可以被添加到所有逆变器门的输入。在特定的例子中，通过接通和断开不同的电容器负载，逆变器门的延迟可以少量改变，总体上产生总的所需的偏差DT、2DT等。

图5描绘具有双倍或2X分辨率的本发明的实例，其中可编程延迟电路190的输出的上升沿传播通过触发器电路120和122(如由触发器电路120和122的逻辑"1"输出值指示)且传播通过触发器电路126(如由触发器电路124的逻辑"0"输出值和触发器电路126的逻辑"1"输出值指示)。

在另一示例中，传感器(例如，SKITTER监视器、CPM)中的时间分辨率用于经由如图6A和图6B中所描绘的两种类型的传感器输出处理来测量数字电路的电压，图6A描绘例如指示第一类型的传感器输出处理、阈值处理的曲线图600。图6B在另一个示例中描绘了指示第二类型的传感器输出处理、斜率处理的曲线图650。CPM的典型分辨率(在22纳米设计或以上，以及产品条件下)可能不小于6-7皮秒，这对于高频处理器可能高达一个时钟周期的3.5％。在单周期测量中的这种分辨率可能导致非常粗糙的电压分辨率，需要25-30毫伏(mV)以上，才能在一个周期内将CPM值改变1。这种粗分辨率可能导致在阈值处理和偏差处理两者中都非常晚地进行节流，从而缓解了与电压降相关的电压裕度的一小部分。

参考图6A，例如，阈值处理包括将传感器参考电压校准到最小安全片上电压/电源电压，并且当传感器参考电压具有小于或等于阈值电压的值时，对电压/电源电压进行节流。在另一示例中，当传感器参考具有比最小操作电源电压小一个单位的电压值时，对电压/电源电压进行节流可能导致许多误报。如本发明所提供的，更精细的分辨率可以导致更早的感测、更快的反应以及更大的下降缓解。具体地，通过较早地在曲线610的点620处感测/检测电源电压的下降，本发明可以使得能够使用更小的电压变化630来恢复阈值电压640。例如，良好的分辨率可以是当电压变化630具有2或更小的绝对值时。

参考图6B，例如，斜率处理包括计算曲线660的斜率，该斜率在大于最小工作电源电压的2个电压单位的传感器参考值和最小工作电源电压(例如，12伏和10伏)之间，并且当在小于50个周期/时钟周期内出现传感器参考值从大于最小工作电源电压和最小工作电源电压的2个电压单位的跳变时，节流电压/电源电压。如本发明所提供的，更精细的分辨率可以导致更早的感测、更快的反应以及更大的下降缓解。具体地，通过在曲线图660的点670处较早地感测/检测电源电压的下降，本发明可以使得能够使用更小的电压变化680来恢复阈值电压690。例如，良好的分辨率可以是在短时间段内发生的电压变化630具有2或更小的绝对值时。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。