具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

下面通过实施例，并结合附图来更清楚完整地说明本发明。

请参考图1，为本申请一实施例的延迟时间线性可控电路的结构示意图。

该实施例中的延迟时间线性可控电路包括：基准电流产生模块110、电流源模块120和延时模块130。

基准电流产生模块110用于产生与一限流电阻的阻值大小成反比的基准电流I_REF。可以通过将基准电压施加在限流电阻R两端，从而形成一个基准电流I_REF。

电流源模块120，连接基准电流产生模块110的输出端，用于在一具有特定占空比的时钟控制信号clk_out控制下，对基准电流I_REF进行积分控制，输出占空比随时钟控制信号clk_out占空比变化的矩形波充电电流I_{REF_o}。

具体的，基准电流I_REF被电流源模块120周期性调制，输出充电电流I_{REF_O}，充电电流I_{REF_O}是随时钟控制信号clk_out占空比变化的矩形波电流，其峰值电流为I_REF。在一些实施例中，充电电流I_{REF_O}的占空比与时钟控制信号clk_out占空比相同。在其他实施例中，充电电流I_{REF_O}的占空比与时钟控制信号clk_out占空比之间还可以成其他线性比例关系，由电流源模块120的调制的占空比决定，可以根据实际需要进行合理设置。

在一些实施例中，电流源模块120可以通过开关控制电路实现，通过周期性的导通基准电流I_REF与充电电流I_{REF_O}输出端之间的通路，将基准电流I_REF调制为矩形波电流输出。在其他实施例中，电流源模块120还可以采用其他电路结构，本领域技术人员可以根据实际情况合理选择电路结构，以实现对基准电流I_REF的调制。

延时模块130，包括电容int_C和延时单元131。优选地，电容int_C为片内电容，具有较高的集成度。

电容int_C的第一端接地，第二端连接至电流源模块120的充电电流I_{REF_O}的输出端，延时单元131连接至电容int_C的第二端，用于根据电容int_C的电压Vc的变化，输出延时信号Vo，电容int_C的单次充电时间对应于单次延时时间。

电流源模块120输出充电电流I_{REF_O}对电容int_C进行充电，由于充电电流I_{REF_O}为周期性的矩形波电流，因此对电容int_C进行周期性充电，在有充电电流I_{REF_O}输出时，电容int_C的电压(即正极板电压)上升；在无充电电流I_{REF_O}输出时，电容int_C的正极板电压保持不变。

延时单元131用于根据电容int_C第二端(正极板)电压变化，输出延时信号。较佳的，延时单元131用于将电容int_C的电压与一参考电压V_REF进行比较，当电容int_C被充电至电容电压Vc≥V_REF时，延时单元131输出延时信号。具体的，当延时单元131在电容电压Vc＜V_REF时，输出端电平为低电平，当电容电压Vc≥V_REF时，延时单元131输出延时信号Vo为高电平信号；或者，延时单元131在电容电压Vc＜V_REF时，输出端电平为高电平时，当电容电压Vc≥V_REF时，延时单元131输出延时信号Vo为低电平信号。也就是说，当电容int_C被充电至电容电压Vc≥V_REF时，延时单元131输出端信号电平发生翻转。

电容int_C充电至参考电压V_REF所需的充电时间，也就是充电电流I_{REF_O}自输入至延时模块130，至延时模块130输出延时信号Vo所需的时间，即为单次延迟时间T_D，延迟时间T_D等于电容int_C的充电时间，而充电时间则取决于充电电流I_{REF_O}的占空比，占空比越小，充电时间越长，延迟时间T_D越长。

延时单元131的输出端还连接至电流源模块120，当延时单元131输出延时信号Vo时，延时信号Vo还用于控制电流源模块120，对电容int_C进行放电，迅速将电容int_C正极板的电荷释放，以开始下一轮的计时。电流源模块120内可以通过一接地的开关连接至电容int_C的第二端，延时信号Vo可以控制开关导通，使得电容int_C的第二端接地，从而进行电荷释放。

请参考图2，为本发明另一实施例的延迟时间线性可控电路的结构示意图。

该实施例中，延时单元131包括比较器CMP，比较器CMP的一个输入端连接至电容int_C的第二端，另一输入端用于连接至参考电压V_REF，比较器CMP用于将电容int_C的电压Vc与参考电压V_REF比较，并输出比较结果作为延时信号Vo，具体的，当V_C>V_REF时，比较器输出信号发生反转，产生延时信号V_O。

较佳的，比较器CMP为迟滞型比较器，可以提高输出信号的稳定性，防止出现不必要的毛刺干扰。

该实施例中，基准电流产生模块110包括：电压转电流单元111和限流电阻Ext_R。该实施中，限流电阻Ext_R为片外电阻，连接至芯片引脚PAD，片外电阻成本较低，阻值大小具有较大的可选择范围，不受芯片尺寸的限制，可以降低芯片成本，提高延迟时间的可调范围和精度。在一些实施例中，限流电阻Ext_R可以为根据延迟时间要求设定的固定电阻；在一些实施例中，限流电阻Ext_R也可以为可变电阻，可以根据对延迟时间的需求对阻值做出相应调整。

在其他阻值调整范围需求较小的情况下，限流电阻Ext_R也可以采用芯片内置电阻，可以包括多个并联电阻，通过控制接入电路的有效电阻数量，调整限流电阻Ext_R的阻值。

电压转电流单元111将输入的基准电压Vref_in转换为与限流电阻Ext_R阻值成反比的基准电流I_REF，即当比例系数a＝1时，所述基准电压Vref_in主要用于产生基准电流I_REF，可以和比较器CMP连接的参考电压V_REF独立设定。

该实施例中，延迟时间线性可控电路还包括时钟调制模块140，时钟调制模块140用于将输入的时钟信号clk_in进行调制，转换为具有特定占空比D的时钟控制信号clk_out并输出。时钟信号clk_in可以为芯片上其他功能模块工作时所采用的时钟信号，也可以是单独通过振荡器产生，通过时钟调制模块140对时钟信号clk_in进行调制，以获取需要的占空比D特征的时钟控制信号clk_out。占空比D可以根据需要通过配置时钟调制模块140而进行调整。

时钟调制模块140可以通过数字电路形式实现，现有技术中有多种实现方式，本领域技术人员可以根据需要进行合理选择，在此不作赘述。

请参考图3，为本发明另一实施例的延迟时间线性可控电路的结构示意图。

该实施例中，由于限流电阻Ext_R为片外电阻，容易出现与芯片引脚PAD之间连接状态异常的问题。因此，该实施例中，基准电流产生模块110还包括开短路检测单元112，用于检测限流电阻Ext_R与电压转电流单元111之间连接端的电连接状态。

开短路检测单元112可以通过检测限流电阻Ext_R与电压转电流单元111之间的连接端的电压来实现开短路的检测。当该连接端电压超出预设范围，则判断限流电阻Ext_R与电压转电流单元111之间的连接状态异常。例如，限流电阻Ext_R为片外电阻时，可以通过检测芯片引脚PAD上的电压实现开短路检测。

一旦检测到限流电阻Ext_R出现短路到地，或者开路的异常情况，开短路检测单元112可以输出状态信号给到芯片的控制系统模块，同时关断该延迟时间线性可控电路以及相关电路，以节省芯片的系统功耗；同时，也提高了系统的可靠性，防止因片外的连接异常，而出现延时设定的误判。

在一些实施例中，开短路检测单元112与电压转电流单元111为两个独立设计的电路结构；在其他实施例中，开短路检测单元112和可以集成于电压转电流单元111内，复用至少部分电流结构。

请参考图4，为本发明一实施例的基准电流产生模块110的电路结构示意图。

该实施例中，基准电路产生模块110的电压转电流单元111包括运算放大器opa、晶体管NM0、以及由晶体管PM1和晶体管PM2组成的电流镜。

具体的，运算放大器opa的一个输入端用于输入电压Vref_in，输出端连接至晶体管NM0的栅极，晶体管PM1和晶体管PM2组成的电流镜中，晶体管PM1所在电路通路连接至晶体管NM0的电流输入端，晶体管NM0的电流输出端通过芯片引脚PAD连接至限流电阻Ext_R。运算放大器opa的另一个输入端连接至晶体管NM0的电流输出端，形成负反馈，使得芯片引脚PAD处电压V_PAD＝V_{ref_in}，流经限流电阻Ext_R的电流大小为并通过晶体管PM1镜像至晶体管PM2后输出作为基准电流I_REF，由此可得，a为电流镜的比例系数。

该实施例中，晶体管NM0为NMOS晶体管，电流输入端为漏极，电流输出端为源极；晶体管PM1和晶体管PM2均为PMOS晶体管，源极连接至电源VDD，漏极作为电流输出端。

该实施例中，开短路检测单元112包括比较器comp1和比较器comp2，比较器comp1和比较器comp2的负输入端均连接至芯片引脚PAD,比较器comp1的负输入端连接至第一阈值Vref_op，比较器comp2的正输入端连接至第二阈值Vref_st。当芯片引脚PAD端电压V_PAD>Vref_op，比较器comp1输出开路检测信号V_open为高电平，判断为芯片引脚PAD端处于开路状态，例如与Ext_R之间断开，或者PAD和Ext_R正常连接，但是Ext_R接地端浮空等；当芯片引脚PAD端电压V_PAD＜Vref_st，比较器comp2输出短路检测信号V_st为高电平，判定为芯片引脚PAD处于接地短路状态，例如PAD端被短路。

当开短路信号V_open/V_st为高电平时，可以控制电路其他模块待机，不再进行信号延时控制，降低芯片功耗。

以上，仅是基准电流产生模块110的一个具体的电路结构示例。在其他实施例中，本领域技术人员还可以采用其他电路实现基准电流产生模块110的具体功能，在此不做限定。

在一个实施中，时钟控制信号clk_out的占空比为D，电流源模块120对基准电流I_REF进行电流积分控制的调制后，输出占空比为D的充电电流I_{REF_O}，电流源模块120的平均电流I_{REF_AVG}＝I_REF*D，可见，随着占空比D的减小，平均电流I_{REF_AVG}也将线性地等比例减小。

在计时开始时，充电电流I_{REF_O}按照设定的占空比D对电容int_C进行充电，从而产生电容int_C上的电压V_C；每个充电周期所积累的电压值V_{C_Period}为：V_{C_Period}＝I_REF*D/int_C＝I_{REF_AVG}/int_C。基于此，可以很容易的根据充电的周期数来得到电容电压V_C，V_C＝V_{C_Period}*N，N为充电电流I_{REF_O}对电容int_C充电的周期数。

由此，当V_C＝V_REF时，产生延时信号，由V_REF＝I_REF*D/int_C*T_D，可以得到，单次延迟时间T_D为：

延迟时间T_D与参考电压V_REF、电容int_C和限流电阻Ext_R成正比，与基准电压Vref_in和占空比D成反比。在参考电压V_REF、电容int_C、输入电压Vref_in固定的情况下，可以通过调整限流电阻Ext_R阻值，以及占空比D调整延迟时间T_D。

请参考图5a和5b，为一个实施例的各信号的时序示意图。

该实施例中，时钟控制信号clk_out的占空比D固定，通过改变限流电阻Ext_R的阻值来调整延迟时间。

请参考图5a，在Ext_R的阻值较大时，充电电流I_{REF_O}的峰值电流I_REF较小，对应的，电容int_C的电压上升斜率小，需要更多的时间将电容电压V_C充电至参考电压V_REF，因此延迟时间T_D会较大。

同样的，请参考图5b，在用较小阻值的Ext_R时，充电电流I_{REF_O}的峰值电流I_REF变大，对应的，电容int_C的电压上升斜率大，因此延迟时间T_D会减小。

相较于调整电容的容值，限流电阻Ext_R可选用的电阻值多，特别是在限流电阻Ext_R为片外电阻时，阻值组合更容易，成本也远远低于电容。进一步的，对于延迟时间精度要求高的系统，还可以选用精度较高的片外电阻。

片上基准电压Vref_in以及参考电压V_REF可以有效修调，具有足够好的精度，内置的时钟调制模块130也可以通过时钟的修调，具有很好的精度以及线性度。虽然电容int_C的容值，以及比较器CMP的失调，易受制造工艺的影响，在一定程度上会影响延迟时间T_D的精度。但是，在电路设计时可通过对参考电压V_REF的二次修调，来消除工艺带来的影响，确保延迟时间T_D具有足够高的精度。

请参考图6，为本发明另一实施例的延迟时间线性可控电路的结构示意图。

该实施例中，延迟时间线性可控电路还可以包括延迟控制逻辑模块150。延时控制逻辑模块150，连接至延时模块130的输出端，用于对延时信号Vo的延迟时间进行调整，可以进一步增加延迟时间调整的灵活性。

在一些实施例中，延时控制逻辑模块150可以包括计数器。由于延时信号Vo为脉冲信号，计数器用于对延时信号进行计数，当计数值达到阈值N时，输出扩展延时信号，相邻扩展延时信号之间的扩展延迟时间为单次延迟时间T_D的N倍，从而方便的实现对延迟时间的成倍扩展。

延时控制逻辑模块150可以通过数字电路实现，对芯片的面积占用较少。

本发明的实施例还提供一种芯片，包括上述任一项实施例中的延迟时间线性可控电路，所述芯片内可以集成有限流电阻，还可以将限流电阻设置在片外。

本发明的实施例还提供一种电子设备，包括上述任一项实施例中的延迟时间线性可控电路。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。