阅读说明：本技术 半导体结构及其形成方法 (Semiconductor structure and forming method thereof ) 是由 王楠 于 2018-07-06 设计创作，主要内容包括：本发明提供一种半导体结构及其形成方法,半导体结构的形成方法,包括：提供基底,基底包括衬底、凸出于衬底上分立的鳍部以及位于鳍部上的一个或多个沟道叠层,与鳍部相邻的沟道叠层为底部沟道叠层；在鳍部上形成伪栅层,伪栅层横跨沟道叠层,伪栅层覆盖沟道叠层的部分顶壁和部分侧壁；在伪栅层两侧的沟道叠层中形成与鳍部相接触的源漏掺杂层；去除伪栅层,形成栅极开口；去除底部沟道叠层中的牺牲层,形成与栅极开口连通的第一通道；在第一通道中形成至少覆盖第一通道底面的第一功函数层；在第一功函数层及第一功函数层露出的第一通道的内壁上形成第二功函数层,且第二功函数层还覆盖栅极开口的底面和侧壁,本发明减小了寄生MOS产生的漏电问题。(The invention provides a semiconductor structure and a forming method thereof, wherein the forming method of the semiconductor structure comprises the following steps: providing a substrate, wherein the substrate comprises a substrate, a discrete fin part protruding out of the substrate and one or more channel laminated layers positioned on the fin part, and the channel laminated layer adjacent to the fin part is a bottom channel laminated layer; forming a pseudo gate layer on the fin portion, wherein the pseudo gate layer crosses the channel lamination layer, and the pseudo gate layer covers part of the top wall and part of the side wall of the channel lamination layer; forming source and drain doped layers which are in contact with the fin parts in the channel laminated layers on the two sides of the pseudo-gate layer; removing the pseudo gate layer to form a gate opening; removing the sacrificial layer in the bottom channel lamination layer to form a first channel communicated with the grid opening; forming a first work function layer in the first channel at least covering a bottom surface of the first channel; and forming a second work function layer on the first work function layer and the inner wall of the first channel exposed by the first work function layer, wherein the second work function layer also covers the bottom surface and the side wall of the gate opening.)

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：

一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，减小寄生MOS产生的漏电问题。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；在所述鳍部上形成伪栅层，所述伪栅层横跨所述沟道叠层，所述伪栅层覆盖所述沟道叠层的部分顶壁和部分侧壁；在所述伪栅层两侧的沟道叠层中形成与所述鳍部相接触的源漏掺杂层；去除所述伪栅层，形成栅极开口；去除所述底部沟道叠层中的所述牺牲层，形成与所述栅极开口连通的第一通道；在所述第一通道中形成至少覆盖所述第一通道底面的第一功函数层；在所述第一功函数层及所述第一功函数层露出的所述第一通道的内壁上形成第二功函数层，且所述第二功函数层还覆盖所述栅极开口的底面和侧壁。

相应的，本发明还提供一种半导体结构，包括：衬底；多个分立的鳍部，位于所述衬底上；两个源漏掺杂层，分立于所述鳍部上；一个或多个相间隔的沟道层，位于所述源漏掺杂层之间，且与所述源漏掺杂层接触，所述沟道层悬置于所述鳍部上方，与所述鳍部邻近的沟道层是底部沟道层；所述底部沟道层、鳍部以及源漏掺杂层围成第一通道；所述底部沟道层上形成有栅极开口；第一功函数层，至少覆盖所述第一通道底面；第二功函数层，覆盖于所述第一功函数层及所述第一功函数层露出的所述第一通道的内壁，还位于所述栅极开口的底部和侧壁上；金属栅极结构，位于所述第一通道和栅极开口中且包围覆盖所述底部沟道层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在鳍部上形成沟道叠层，所述沟道叠层包括牺牲层和位于牺牲层上的沟道层，在所述鳍部上形成伪栅层，所述伪栅层横跨所述沟道叠层，所述伪栅层覆盖所述沟道叠层的部分顶壁和部分侧壁，然后去除所述伪栅层，形成栅极开口，去除底部牺牲层，形成第一通道，所述栅极开口和第一通道相连通；形成覆盖所述第一通道底面的第一功函数层，在形成所述第一功函数层后形成至少覆盖所述第一通道底面中第一功函数层以及所述第一功函数层露出的所述第一通道内壁的第二功函数层，且所述第二功函数层覆盖所述栅极开口的底面和侧壁；通过所述第一功函数层能够控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电问题，此外，通过所述第二功函数层的设置还能够使晶体管在合适的电压工作，提高了器件性能。

进一步，当所述沟道叠层为多个时，所述沟道叠层在垂直于鳍部方向上相互累叠，最底端的所述底部沟道叠层中的所述底部牺牲层被去除后形成覆盖所述第一通道底面的所述第一功函数层，顶部沟道叠层中的所述顶部牺牲层被去除后形成第二通道，所述第二通道与所述栅极开口相连通，所述第二通道由所述顶部沟道层和源漏掺杂层，或者顶部沟道层、底部沟道层以及源漏掺杂层合围而成，所述第二通道内壁以及所述栅极开口的底面和侧壁上覆盖有第二功函数层，且所述第二功函数层覆盖所述第一功函数层以及所述第一功函数层露出的所述第一通道的内壁，当所述沟道叠层为多个时，通过所述第一功函数层控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电问题，此外，通过所述第二功函数层的设置还能够使晶体管在合适的电压工作，提高了器件性能。

附图说明

图1是一种半导体结构的结构示意图；

图2至图16是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；

图17至图21是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。

具体实施方式

现结合一种半导体结构的形成方法分析其底部存在的寄生金属氧化物半导体(MOS)，带来漏电问题的原因。

参考图1，示出了一种半导体结构的结构示意图。沟道层1、鳍部2以及源漏掺杂层3合围的区域中形成有底部寄生MOS5，底部寄生MOS5在较低电压下就容易形成沟道，从而造成漏电问题。

此外，底部寄生MOS 5被高介电常数栅电介质层4(high-k，HK)包裹，HK工艺是采用的是介电常数较高的栅电介质材料，容易增加寄生栅极电容，大的寄生电容会影响MOS管高频下的特性。

为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；在所述鳍部上形成伪栅层，所述伪栅层横跨所述沟道叠层，所述伪栅层覆盖所述沟道叠层的部分顶壁和部分侧壁；在所述伪栅层两侧的沟道叠层中形成与所述鳍部相接触的源漏掺杂层；去除所述伪栅层，形成栅极开口；去除所述底部沟道叠层中的所述牺牲层，形成与所述栅极开口连通的第一通道；在所述第一通道中形成至少覆盖所述第一通道底面的第一功函数层；在所述第一功函数层及所述第一功函数层露出的所述第一通道的内壁上形成第二功函数层，且所述第二功函数层还覆盖所述栅极开口的底面和侧壁。

本发明在鳍部上形成沟道叠层，所述沟道叠层包括牺牲层和位于牺牲层上的沟道层，在所述鳍部上形成伪栅层，在所述伪栅层横跨所述沟道叠层，所述伪栅层覆盖所述沟道叠层的部分顶壁和部分侧壁，然后去除所述伪栅层，形成栅极开口，去除底部牺牲层，形成第一通道，所述栅极开口和第一通道相连通；形成覆盖所述第一通道底面的第一功函数层，在形成所述第一功函数层后形成至少覆盖所述第一通道底面中第一功函数层以及所述第一功函数层露出的所述第一通道内壁的第二功函数层，且所述第二功函数层覆盖所述栅极开口的底面和侧壁；通过所述第一功函数层能够控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电问题，此外，通过所述第二功函数层的设置还能够使晶体管在合适的电压工作，提高了器件性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图16是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。

参考图2，提供基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部101以及位于所述鳍部101上的一个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部101相邻的所述沟道叠层为底部沟道叠层102。

所述衬底100用于为后续形成全包围金属栅极晶体管提供工艺平台。具体的，所述全包围金属栅极晶体管既可以为PMOS晶体管也可以为NMOS晶体管。

本实施例中，所述衬底100的材料为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，在形成所述沟道叠层后，还包括，在所述沟道叠层露出的所述衬底100上形成隔离结构108，所述隔离结构108至少露出所述鳍部101的侧壁。

本实施例中，所述鳍部101上形成有一个沟道叠层，所述沟道叠层与所述鳍部101相邻，也就是说所述沟道叠层为底部沟道叠层102，所述底部沟道叠层102包括底部牺牲层1021以及位于所述底部牺牲层1021上的底部沟道层1022。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量还可以为多个，其中与所述鳍部相邻的沟道叠层为底部沟道叠层，其余的所述沟道叠层为顶部沟道叠层。

所述沟道叠层用于为后续形成悬空设置的沟道层提供工艺基础。具体的，本实施例中，所述底部沟道叠层102用于为后续形成悬空设置的所述底部沟道层提供工艺基础。所述底部牺牲层1021用于支撑所述底部沟道层1022，从而为后续实现所述底部沟道层1022的间隔悬空设置提供工艺基础，也用于为后续形成的金属栅极结构占据空间位置，且形成全包围金属栅极晶体管的沟道位于所述底部沟道层1022和鳍部101内。

继续参考图2，形成横跨所述沟道叠层的伪栅层，所述伪栅层103覆盖所述沟道叠层的部分顶壁和部分侧壁。

本实施例中，所述伪栅层103形成在所述鳍部101上。

本实施例中，所述伪栅层103作为伪栅材料结构(Dummy Gate)的一部分，所述伪栅材料结构为叠层结构，因此形成所述伪栅层103之前，还包括：形成保形覆盖所述沟道叠层的伪栅氧化材料层，所述伪栅氧化材料层与所述伪栅层103构成所述伪栅材料结构。在其他实施例中，所述伪栅材料结构还可以为单层结构，即所述伪栅材料结构仅包括所述伪栅层。

具体地，形成所述伪栅材料结构的步骤包括：形成保形覆盖所述底部沟道叠层102的伪栅氧化材料层后，在所述伪栅氧化材料层上形成横跨所述底部沟道叠层102的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层105；以所述栅极掩膜层105为掩膜刻蚀所述伪栅材料层，形成伪栅层103，所述伪栅层103覆盖所述底部沟道叠层102的部分顶部和部分侧壁。

本实施例中，所述伪栅层103的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。

本实施例中，所述伪栅氧化材料层的材料为氧化硅。在其他实施例中，所述伪栅氧化材料层的材料还可以为氮氧化硅。

还需要说明的是，随着器件尺寸的减小，沿所述沟道叠层的延伸方向，相邻沟道叠层末端之间的距离(Head to Head,HTH)越来越小。在形成所述伪栅结构的工艺过程中，还在所述隔离结构108上形成掩膜栅结构(图未示)，使得在后续依次刻蚀所述伪栅层103两侧的底部沟道叠层102和底部沟道叠层102下方的部分鳍部101，分别形成顶部通槽和底部凹槽的过程中，减小所述刻蚀工艺对所述隔离结构108的过刻蚀，从而避免所述顶部通槽和底部凹槽的形貌因所述隔离结构108的损耗而发生改变的问题。具体地，所述掩膜栅结构顶部和所述伪栅结构顶部齐平，所述掩膜栅结构可用于作为单扩散隔断(Single diffusionbreak，SDB)结构。

需要说明的是，形成所述伪栅层103后，保留位于所述伪栅层103顶部的所述栅极掩膜层105。所述栅极掩膜层105的材料为氮化硅，所述栅极掩膜层105用于在后续工艺过程中对所述伪栅层103顶部起到保护作用。

继续参考图2，在形成所述伪栅层103后，还包括：在所述伪栅层103的侧壁上形成侧墙106。所述侧墙106可作为后续刻蚀工艺的刻蚀掩膜，用于定义后续源漏掺杂层的形成区域。

具体地，形成所述侧墙106的步骤包括：形成保形覆盖所述伪栅层103侧壁、所述栅极掩膜层105侧壁和顶部、所述伪栅氧化材料层表面以及所述隔离结构108表面的侧墙膜；采用无掩膜刻蚀工艺，去除所述栅极掩膜层105顶部、所述伪栅氧化材料层表面以及所述隔离结构108表面的侧墙膜，保留所述伪栅层103的侧壁的侧墙膜作为所述侧墙106。

本实施例中，所述侧墙106的材料为氮化硅。在其他实施例中，所述侧墙的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙106为单层结构。在其他实施例中，所述侧墙可以为叠层结构。本实施例中，根据实际工艺需求，所述侧墙106的厚度为2nm至8nm。其中，所述侧墙106的厚度指的是：沿垂直于所述侧墙106侧壁的方向上所述侧墙106的尺寸。

参考图3，在所述伪栅层103的两侧的底部沟道叠层102中形成与所述鳍部101相接触的源漏掺杂层107。

本实施例中，所述源漏掺杂层107为通过外延方式形成，在所述伪栅层103两侧的底部沟道叠层中形成与所述鳍部101相接触的源漏掺杂层107的步骤包括：依次刻蚀所述伪栅层103两侧的底部沟道叠层102和部分鳍部101，在所述底部沟道叠层102内形成顶部通槽(图中未示出)，在所述鳍部101上形成与所述顶部通槽相贯通的底部凹槽(图中未示出)。

本实施例中，在所述底部沟道叠层102内形成的是顶部通槽，所述顶部通槽和所述底部凹槽用于为后续形成源漏掺杂层提供空间位置，在其他实施例中在所述底部沟道叠层内形成的是顶部通孔。

本实施例中，在刻蚀所述伪栅层103两侧的底部沟道叠层102和鳍部101之前，还包括：在所述鳍部101表面、所述隔离结构108表面以及底部沟道叠层102的部分表面形成图形层(图未示)，所述图形层起到保护所述鳍部101和隔离结构108的作用，所述图形层还可以覆盖所述底部沟道叠层102不期望被刻蚀的区域。所述图形层的材料为光刻胶材料。在形成所述顶部通槽和底部凹槽之后，采用湿法去胶或灰化工艺去除所述图形层。

需要说明的是，所述伪栅层103侧壁上形成有所述侧墙106，因此在刻蚀所述底部沟道叠层102和所述底部沟道叠层102下方鳍部101的过程中，以所述侧墙106作为刻蚀掩膜，使得刻蚀所形成的顶部通槽与所述伪栅层103间隔设置，从而使形成于所述顶部通槽中的源漏掺杂层107与所述伪栅层103间隔设置。

需要说明的是，本实施例中，形成所述侧墙106后，还包括刻蚀去除所述侧墙106露出的伪栅氧化材料层，保留所述伪栅层103和侧墙106覆盖的伪栅氧化材料层作为伪栅氧化层104，以露出所述伪栅层103两侧的沟道叠层102，便于后续工艺步骤的进行。

本实施例中，采用各向异性刻蚀工艺刻蚀所述伪栅层103两侧的所述底部沟道叠层102和所述底部沟道叠层102下方部分鳍部101，从而提高所述顶部通槽和底部凹槽的形貌质量。具体地，所述各向异性刻蚀工艺可以为反应离子刻蚀工艺。

参考图4，所述伪栅氧化层104与所述伪栅层103构成伪栅结构，所述伪栅结构用于为后续形成的所述金属栅极结构占据空间位置。因此形成所述源漏掺杂层107之后，还包括：形成保形覆盖所述隔离结构108、源漏掺杂层107以及所述侧墙侧壁的抗刻蚀层115；在形成所述抗刻蚀层115后，形成填充覆盖所述伪栅层103的层间介质材料层；去除高于所述伪栅层103的层间介质材料层，形成层间介质层109。

具体地，形成所述层间介质层109的步骤包括：在所述伪栅层103露出的衬底100、抗刻蚀层115以及伪栅层103上形成层间介质材料层，所述层间介质材料层覆盖所述伪栅层103顶部；对所述层间介质材料层进行平坦化处理，去除高于所述伪栅层103顶部的层间介质材料层，所述平坦化处理后的剩余层间介质材料层作为所述层间介质层109。

所述层间介质层109用于实现相邻半导体结构之间的电隔离，所述层间介质层109还用于定义后续所形成金属栅极结构的尺寸和位置。所述层间介质层109的材料为绝缘材料。本实施例中，所述层间介质层109的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

本实施例中，所述伪栅层103上形成有栅极掩膜层105，因此所述层间介质材料层还覆盖所述栅极掩膜层105(如图3所示)顶部，因此在形成所述层间介质层109的过程中，还去除所述栅极掩膜层105。

参考图5至图6，图5为去除所述伪栅层103后的剖视图，图6为图5中AA方向的剖面的省略视图。需要说明的是为更清楚、简洁地表示去除所述伪栅层103后所述底部沟道叠层102与所述栅极开口110的位置关系，图6未示意出图5中所有结构。

去除所述伪栅层103，形成栅极开口；去除所述底部沟道叠层中的所述底部牺牲层，形成与所述栅极开口连通的第一通道。

参考图6，去除所述伪栅层103后，形成露出所述鳍部101部分顶面以及所述底部沟道叠层102部分顶面和侧壁的栅极开口110，所述底部沟道叠层102凸出于所述鳍部101上，所述栅极开口110露出所述底部牺牲层1021的侧壁。

本实施例中，所述栅极开口110露出所述鳍部部分顶面以及所述底部沟道层的部分顶面和侧壁。

本实施例中，去除所述伪栅层103的工艺为干法刻蚀工艺，在其他实施例中，还可以采用湿法刻蚀工艺或者湿法和干法相结合的工艺。

需要说明的是，去除所述伪栅层103的步骤中还包括，去除被所述伪栅层103覆盖的所述伪栅氧化层104形成剩余伪栅氧化层122，此步骤为后续所述金属栅极结构的形成提供工艺基础。

参考图7和图8，图7是去除所述底部沟道叠层102中底部牺牲层1021(如图5所示)的剖面结构示意图，图8是图7中BB方向的剖面省略视图，即为更好的表示所述底部沟道层1022与第一通道111和栅极开口110的位置关系，对一些结构未绘制。

通过去除所述栅极开口110露出的底部牺牲层1021(如图5所示)，在所述底部沟道层1022下方形成与所述栅极开口110连通的第一通道111，所述第一通道111由所述底部沟道层1022、源漏掺杂层107和鳍部101围成。

需要说明的是，由于所述底部牺牲层1021(如图5所示)在所述源漏掺杂层107形成之后去除，因此所述底部牺牲层1021去除之后，所述底部沟道层1022两端与所述源漏掺杂层107相连，底部沟道层1022悬置于所述栅极开口110内。从而为后续形成的金属栅极结构能够包围所述底部沟道层1022提供基础。

本实施例中，所述底部沟道叠层102位于所述鳍部101上，所以在去除所述底部牺牲层1021(如图5所示)之后，所述底部沟道层1022悬置于所述鳍部101上，所述底部沟道层1022与所述鳍部101之间的第一通道111露出所述鳍部101的部分顶面。

本实施例中，所述底部牺牲层1021的材料与所述底部构道层1022和鳍部101的材料具有较大的刻蚀选择比，去除所述栅极开口110露出底部牺牲层1021侧壁的过程中，所述湿法刻蚀工艺对所述底部牺牲层1021的刻蚀速率大于对所述底部沟道层1022和鳍部101的刻蚀速率，通过湿法刻蚀的方式去除所述栅极开口110露出的底部牺牲层1021，能够降低所述底部牺牲层1021的去除工艺对所述底部沟道层1022和鳍部101的损伤，有利于所形成全包围金属栅极晶体管的良率提升和电学性能的改善。

本实施例中，晶体管为PMOS晶体管，所述鳍部101和底部沟道层1022的材料为Si，所述底部牺牲层1021的材料为SiGe，所以所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵溶液，四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液去除所述剩余底部牺牲层1021，能够有效降低所述底部沟道层1022和鳍部101受损的概率。所述四甲基氢氧化铵溶液的体积百分比浓度为10％到80％，从而能够对所述剩余底部牺牲层1021实现有效刻蚀，并且显著降低所述底部沟道层1022和鳍部101发生损耗的概率。

在其他实施例中，全包围金属栅极晶体管为NMOS晶体管，所述底部沟道层1022和鳍部101的材料为Si，所述底部牺牲层1021的材料为SiGe。

参考图9至图14，在所述第一通道111中形成至少覆盖所述第一通道底面的第一功函数层112。

参考图9至图10，图9为第一功函数材料层113覆盖所述栅极开口110的底面和侧壁以及和第一通道111内壁的剖视图，图10为图9沿CC方向割线的剖视省略示意图，即为了更好表示所述底部沟道层1022、所述第一功函数材料层113与所述第一通道111和栅极开口110的位置关系，对一些结构未绘制。

在所述第一通道111中形成至少覆盖所述第一通道111底面的第一功函数层112的步骤包括：在所述第一通道111的内壁以及所述栅极开口110的底面和侧壁上形成第一功函数材料层113。

本实施例中，所述第一功函数材料层113的形成工艺为原子层垫积(Atomic layerdeposition，ALD)，在其他实施例中，第一功函数材料层的形成工艺还可以为物理气相沉积(Physical Vapor Diposition，PVD)。

具体的，在所述第一通道111的内壁以及所述栅极开口110的底面和侧壁上形成第一功函数材料层113前，还包括在所述第一通道111的内壁以及所述栅极开口110的底面和侧壁上形成栅介质材料层114。

所述栅介质材料层114用于实现后续形成的金属栅极结构118与沟道之间的电隔离。由于所述全包围金属栅极晶体管的沟道位于所述底部沟道层1022和鳍部101内，因此所述栅介质材料层114覆盖所述底部沟道层1022的露出所述栅极开口110的各面，还覆盖所述鳍部101的部分顶部。

需要说明的是，所述栅介质材料层114还覆盖所述层间介质层109的顶面。

所述栅介质材料层114的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质材料层114的材料为HfO₂。在其他实施例中，所述栅介质材料层114的材料还可以选自ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃中的一种或几种。

参考图11，在形成所述第一功函数材料层113后，形成填充覆盖所述第一通道111和栅极开口110的有机层(图中未标出)；

具体的，形成填充覆盖所述第一通道111和栅极开口110的有机层的步骤包括，形成填充覆盖所述通道111和栅极开口110的有机材料层，对所述有机材料层进行平坦化处理，得到所述有机层。

具体的，所述有机层的材料为高分子有机聚合物。

参考图12，刻蚀去除所述栅极开口110中的有机层以及位于所述第一通道111中部分厚度的有机层，形成至少覆盖所述第一通道111底部的剩余有机层119。

本实施例中，刻蚀去除所述栅极开口110中的有机层以及位于所述第一通道111中部分厚度的有机层的工艺为湿法刻蚀。

参考图13至图14，去除未被所述剩余有机层119覆盖的所述第一功函数材料层113；去除所述剩余有机层119，形成覆盖所述第一通道111底面的所述第一功函数层112。

具体的，去除未被所述剩余有机层覆盖的所述第一功函数材料层113的工艺为湿法刻蚀工艺；去除所述剩余有机层119，形成覆盖所述第一通道111底面的所述第一功函数层112的工艺为湿法刻蚀工艺。在其他实施例中还可以采用湿法和干法相结合的工艺去除所述剩余有机层。

参考图15至图16，在所述第一功函数层112及所述第一功函数层112露出的所述第一通道111的内壁上形成第二功函数层116，且所述第二功函数层116还覆盖所述栅极开口110的底面和侧壁。

具体的，在所述第一功函数层112及所述第一功函数层112露出的所述第一通道111的内壁上形成第二功函数层116，且所述第二功函数层116还覆盖所述栅极开口110的底面和侧壁的步骤包括：

在所述第一功函数层112及所述第一功函数层112露出的所述第一通道111的内壁上形成第二功函数材料层117，且所述第二功函数材料层117还覆盖所述栅极开口110的底面、侧壁，以及所述层间介质层109的顶面。在形成所述第二功函数材料层117后，在所述栅极开口110和所述第一通道111中形成填充覆盖所述栅极开口110以及所述第一通道111的金属栅极材料；去除所述层间介质层109上的所述金属栅极材料和第二功函数材料层117，得到第二功函数层116和全包围所述底部沟道层1022的金属栅极结构118。

需要说明的是，在去除所述层间介质层109上的所述金属栅极材料和第二功函数材料层117时还去除形成在所述层间介质层109上的所述栅介质材料层114，得到栅介质层120。

本实施例中，所述第二功函数材料层117的形成工艺为原子层沉积(Atomic layerdeposition，ALD)，在其他实施例中，第二功函数材料层的形成工艺还可以为物理气相沉积(Physical Vapor Deposition，PVD)。

本实施例中，所述金属栅极结构118用作为电极，用于实现与外部电路的电连接。本实施例中，所述金属栅极结构118的材料为镁钨合金，在其他实施例中，所述金属栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。

本实施例中，所述第一功函数层112的厚度为5至10纳米，所述第二功函数层116的厚度为5至10纳米。

本实施例中，全包围金属栅极晶体管为PMOS晶体管，所述全包围金属栅极晶体管采用Si沟道技术，相应的，所述鳍部101和底部沟道层1021的材料均为硅。所述第一功函数层112使用功函数比所述第二功函数层116低的金属材料来控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电和寄生电容，第二功函数层来设置GAA沟道在合适的阈值电压下工作。

所述第一功函数层112和所述第二功函数层116的金属功函数在4.8至5.1电子伏特，所述第一功函数层112的功函数比所述第二功函数层116的功函数低，所述第一功函数层112和第二功函数层116的材料均可为氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛或碳化钽。

所述第一功函数层112和第二功函数层116中氮离子摩尔体积百分比均为3％至30％，且其中在所述第一功函数层112中比第二功函数层116中添加了更多含钽或钛离子的化合物，所述化合物中钽或钛离子的摩尔体积百分比为60％至95％。

在其他实施例中，全包围金属栅极晶体管为NMOS晶体管，所述全包围金属栅极晶体管采用Si沟道技术，相应的，所述鳍部和底部沟道层的材料均为Si。所述第一功函数层使用功函数比第二功函数层高的金属材料来控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电和寄生电容，第二功函数层来设置GAA沟道在合适的阈值电压下工作。

所述第一功函数层和所述第二功函数层的金属功函数在4.1至4.4电子伏特，所述第一功函数层中的功函数比所述第二功函数层的功函数高。所述第一功函数层和第二功函数层的材料均可为铝化钛、碳化钽、铝或者碳化钛。

所述第一功函数层和第二功函数层中铝离子摩尔体积百分比为3％至30％，且所述第二功函数层比第一功函数层中掺杂了更多含氮、氟、碳、砷或镧离子的化合物，所述化合物中氮、氟、碳、砷或镧离子的摩尔体积百分比为3％至30％。

图17至21是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。

本实施例与前一实施例相同之处不再赘述，与前一实施例不同之处在于：所述沟道叠层为多个。具体的，其中位于最底部的沟道叠层为底部沟道叠层，位于所述底部沟道叠层上方的为顶部沟道叠层。所述底部沟道叠层包括底部牺牲层以及位于所述底部牺牲层上的底部沟道层2021，顶部沟道叠层包括顶部沟道层2022以及顶部沟道层2022下的顶部牺牲层；

参考图17至图18，图17是去除了所述底部牺牲层和顶部底部牺牲层后的剖面结构示意图，图18是图17沿DD方向的剖面省略视图。需要说明的是为更清楚、简洁地表示所述底部沟道层2021、顶部沟道层2022与第一通道211、第二通道221和栅极开口210的位置关系，图18中未示意出图17中所有结构。

所述栅极开口210露出所述顶部沟道层的部分顶面和侧壁、所述鳍部的部分顶面、所述底部沟道层的部分侧壁。

去除所述底部沟道叠层中的所述底部牺牲层，形成与所述栅极开口210连通的第一通道211的步骤包括：去除所述底部沟道叠层中的底部牺牲层，形成由所述底部沟道层2021、源漏掺杂层207和鳍部201围成的第一通道211，所述第一通道211与所述栅极开口210连通；去除顶部沟道叠层中的所述顶部牺牲层，形成第二通道221，所述第二通道221由所述顶部沟道层2022和源漏掺杂层207，或者由所述顶部沟道层2022、底部沟道层2021以及源漏掺杂层207围成的第二通道221，且所述第二通道221也与所述栅极开口210相连通。所述底部沟道层2021和顶部沟道层2022实现悬空，从而为后续所形成全包围金属栅极结构能够包围所述底部沟道层2021和顶部沟道层2022提供基础。

需要说明的是，由于所述底部牺牲层和顶部牺牲层在所述源漏掺杂层207(如图17所示)形成之后去除，因此所述底部牺牲层和顶部牺牲层去除之后，所述底部沟道层2021与顶部沟道层2022两端与所述源漏掺杂层207相连，使得所述底部沟道层2021与顶部沟道层2022悬置于所述栅极开口210内，所述底部沟道层2021与所述鳍部201之间的第一通道211底部露出所述鳍部201的部分顶面。

需要说明的是，在因此形成所述源漏掺杂层207之后，还包括：形成保形覆盖所述隔离结构208、源漏掺杂层207以及所述侧墙206侧壁的抗刻蚀层215；在形成所述抗刻蚀层215后，形成填充覆盖所述伪栅层的层间介质材料层；去除高于所述伪栅层的层间介质材料层，形成层间介质层209。

需要说明的是，在刻蚀去除所述伪栅层的步骤中，去除所述伪栅层下方的伪栅氧化层，在所述顶部沟道层2022与所述侧墙层206之间形成有剩余伪栅氧化层222。

参考图19至图20，在所述第一通道211中形成至少覆盖所述第一通道底面的第一功函数层212。

参考图19，在所述第一通道211中形成至少覆盖所述第一通道底面的第一功函数层212的步骤包括：在所述第一通道211、第二通道221的内壁以及所述栅极开口210的底面和侧壁上形成第一功函数材料层213，且所述第一功函数层还覆盖所述层间介质层209的顶面；形成所述第一功函数材料层213后，形成填充覆盖所述第一通道211、第二通道221和栅极开口210的有机层；刻蚀去除所述栅极开口210、第二通道221以及所述第一通道211中部分厚度的有机层(图中未示出)，得到至少覆盖所述第一通道211底部的剩余有机层(图中未示出)；去除未被所述剩余有机层覆盖的所述第一功函数材料层213得到至少覆盖所述第一通道底面的第一功函数层212。

本实施例中，第一功函数材料层213的形成工艺为原子层沉积(Atomic layerdeposition，ALD)，在其他实施例中，第一功函数材料层的形成工艺还可以为物理气相沉积(Physical Vapor Deposition，PVD)。

需要说明的是，在所述第一通道211的内壁以及所述栅极开口210的底面和侧壁上形成第一功函数材料层213前，还包括在所述第一通道211、第二通道221的内壁以及所述栅极开口210的底面和侧壁上形成栅介质材料层214。

本实施例中，刻蚀去除所述栅极开口210、第二通道221以及所述第一通道211中部分厚度的有机层，得到至少覆盖所述第一通道211底部的剩余有机层的工艺为湿法刻蚀。在其他实施例中还可以采用湿法和干法相结合的工艺去除所述有机层。

本实施例中，去除未被所述剩余有机层覆盖的所述第一功函数材料层213的工艺为湿法刻蚀工艺。

参考图20，去除所述剩余有机层，形成覆盖所述第一通道211底面的所述第一功函数层212。

本实施例中，去除所述剩余有机层，形成覆盖所述第一通道211底面的所述第一功函数层212的步骤包括：采用湿法刻蚀工艺去除所述剩余有机层，形成覆盖所述第一通道211底面的所述第一功函数层212。在其他实施例中还可以采用湿法和干法相结合的工艺去除所述剩余有机层。

参考图21，本实施例中，在所述第一功函数层212及所述第一功函数层212露出的所述第一通道211的内壁上形成第二功函数层216，且所述第二功函数层216还覆盖所述栅极开口210的底面和侧壁，所述第二功函数层216还覆盖所述第二通道内壁。

具体的，在所述第一功函数层212及所述第一功函数层212露出的所述第一通道211的内壁上形成第二功函数层216，且所述第二功函数层216还覆盖所述栅极开口210的底面和侧壁，所述第二功函数层216还覆盖所述第二通道内壁的步骤包括：

在所述第一功函数层212及所述第一功函数层212露出的所述第一通道211的内壁上形成第二功函数材料层，且所述第二功函数材料层还覆盖所述栅极开口210的底面和侧壁，也覆盖所述第二通道221的内壁以及所述层间介质层209的顶面。在形成所述第二功函数材料层后，在所述栅极开口210、第一通道211和第二通道221中形成全包围所述底部沟道层2021和顶部沟道层2022的金属栅极材料，去除所述层间介质层209上的所述金属栅极材料和第二功函数材料层，得到第二功函数层216和金属栅极结构。

需要说明的是，在去除所述层间介质层209上的所述金属栅极材料和第二功函数材料时还去除形成在所述层间介质层209上的所述栅介质材料层214，得到栅介质层220。

本实施例中，所述顶部沟道层2022与底部沟道层2021的材料相同，具体如实施例一所述，在此不再赘述。

本实施例中，所述第一功函数层212和所述第二功函数216之间的功函数关系，以及所述第一功函数层212和所述第二功函数216之间的材料选用具体的如实施例一所述，在此不再赘述。

本实施例中，去除所述底部沟道叠层中的所述底部牺牲层，形成与所述栅极开口210连通的第一通道211的步骤中用到的去除所述顶部牺牲层和底部牺牲层的工艺方法和材料如实施例一所述，在此不再赘述。相应的所述顶部牺牲层与所述底部牺牲层的材料相同具体如实施例一所述，在此不再赘述。

相应的，本发明还提出了一种半导体结构，参考图16，示出了本发明半导体结构第一实施例的剖面结构示意图。

所述半导体结构包括：衬底100；多个分立的鳍部101，位于所述衬底100上；两个源漏掺杂层107，分立于所述鳍部101上；一个或多个相间隔的沟道层，位于所述源漏掺杂层107之间，且与所述源漏掺杂层107接触，所述沟道层悬置于所述鳍部101上方，与所述鳍部101邻近的沟道层是底部沟道层1022；所述底部沟道层1022、鳍部101以及源漏掺杂层107围成第一通道111；所述底部沟道层1022上形成有栅极开口110；第一功函数层112，至少覆盖所述第一通道111底面；第二功函数层116，覆盖于所述第一功函数层112及所述第一功函数层112露出的所述第一通道111的内壁，还位于所述栅极开口110的底部和侧壁上；金属栅极结构118，位于所述第一通道111和栅极开口110中且包围覆盖所述底部沟道层1022。

其中，所述衬底100用于为后续形成全包围金属栅极晶体管提供工艺平台。所述全包围金属栅极晶体管既可以为PMOS晶体管也可以为NMOS晶体管。

本实施例中，所述衬底100的材料为硅衬底，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述沟道层为一个，即所述沟道层为底部沟道层1022，所述底部沟道层1022位于所述鳍部101上，且与所述鳍部101间隔设置，所述底部沟道层1022、鳍部101以及源漏掺杂层107合围成第一通道111，所述第一通道111内形成全包围覆盖所述底部沟道层1022的金属栅极结构118的一部分，所述金属栅极结构118用于控制所述全包围金属栅极晶体管沟道的导通和截断。在其他实施例中，所述沟道层为多个，与所述鳍部邻近的沟道层是底部沟道层，其余的沟道层为顶部沟道层。

所述全包围金属栅极晶体管的沟道位于所述鳍部101和底部沟道层1022内。当所述全包围金属栅极晶体管为PMOS时，采用Si沟道技术，相应的，所述鳍部101和底部沟道层1022的材料均为硅。当所述全包围金属栅极晶体管为NMOS时，采用Si沟道技术，相应的，所述鳍部101和底部沟道层1022的材料为硅。

所述栅极开口露出所述鳍部101部分顶面以及所述底部沟道层1022部分顶面和侧壁。

需要说明的是，在所述第一通道111的内壁以及所述栅极开口的底面和侧壁上形成栅介质层120，所述第一功函数层112形成在所述第一通道111底面的栅介质层120上。在所述第一通道111中，所述第二功函数层116，形成在所述第一功函数层112上以及所述第一功函数层112露出的栅介质层120上；所述栅极开口中，所述栅介质层120覆盖在所述栅极开口的底面和侧壁上，所述第二功函数层116覆盖在所述栅介质层120上。

所述栅介质层120用于实现所述金属栅极结构118与沟道之间的电隔离。由于所述全包围金属栅极晶体管的沟道位于所述底部沟道层1022和鳍部101内，因此所述栅介质层120覆盖所述底部沟道层1022的上表面、下表面和侧面，还覆盖所述鳍部101的部分顶部和部分侧壁。

所述栅介质层120的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层120的材料为HfO₂。在其他实施例中，所述栅介质层的材料还可以是ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃中的一种或几种。

所述金属栅极结构118用作为电极，用于实现与外部电路的电连接。本实施例中，所述金属栅极结构118的材料为镁钨合金，在其他实施例中，所述金属栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。

需要说明的是，所述半导体结构还包括：侧墙106，覆盖所述金属栅极结构118的侧壁、所述鳍部101的部分顶面、所述金属栅极结构118露出的所述底部沟道层1022的顶部和侧壁。

所述侧墙101用于定义所述源漏掺杂层107的区域。

具体的，在用于容纳所述源漏掺杂层107的顶部通槽的形成过程中，所述侧墙106作为刻蚀掩膜的一部分，从而使得形成于所述顶部通槽中的源漏掺杂层107与所述金属栅极结构118间隔设置。

本实施例中，所述侧墙106的材料为氮化硅。在其他实施例中，所述侧墙的材料可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙106为单层结构。在其他实施例中，所述侧墙可以为叠层结构。本实施例中，根据实际工艺需求，所述侧墙106的厚度为2nm至8nm。其中，所述侧墙106的厚度指的是：沿垂直于所述侧墙106侧壁的方向上所述侧墙106的尺寸。

本实施例中，所述半导体还包括：保形覆盖所述隔离结构108、源漏掺杂层107以及所述侧墙106的抗刻蚀层115，在所述金属栅极结构118和侧墙106露出的所述抗刻蚀层115上形成填充覆盖有层间介质层109。

所述抗刻蚀层115的材料为氮化硅。

所述层间介质层109用于实现相邻半导体结构之间的电隔离，所述层间介质层109还用于定义后续所形成金属栅极结构118的尺寸和位置。所述层间介质层109的材料为绝缘材料。本实施例中，所述层间介质层109的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

本实施例中，在形成所述半导体结构的工艺过程中，采用后形成高K栅介质层后形成金属栅极(high k last metal gate last)的工艺形成所述金属栅极结构118，因此在形成所述金属栅极结构118之前，通过横跨所述底部沟道层1022结构顶部和侧壁的伪栅结构，以及所述底部沟道层1022与所述鳍部101之间的底部牺牲层占据所述金属栅极结构118的位置。

本实施例中，所采用的伪栅结构为叠层结构，包括覆盖在所述底部沟道层上的伪栅氧化层以及位于所述伪栅氧化层上的伪栅层。在去除部分所述伪栅结构以形成所述金属栅极结构118的过程中，所述侧墙206和所述底部沟道层1022之间的剩余伪栅氧化层122在所述侧墙206的保护下被保留，因此所述半导体结构还包括：位于所述侧墙106和所述底部沟道层1022之间的剩余伪栅氧化层122。

在其他实施例中，当所采用的伪栅结构为单层结构时，即所述伪栅结构仅包括伪栅层时，所述半导体结构还可以不含有所述剩余伪栅氧化层。

本实施例中，所述剩余伪栅氧化层122的材料为氧化硅。在其他实施例中，所述剩余伪栅氧化层122的材料还可以为氮氧化硅。

所述源漏掺杂层107用于作为所形成全包围金属栅极晶体管的源区和漏区。

本实施例中，所述源漏掺杂层107的顶部高于所述底部沟道层1022的顶部，且所述源漏掺杂层107还覆盖所述侧墙106的部分侧壁。在其他实施例中，根据实际工艺需求，所述源漏掺杂层107顶部还可以与所述底部沟道层顶部齐平。

本实施例中，全包围金属栅极晶体管为PMOS晶体管，所述第一功函数层112使用功函数比所述第二功函数层116低的金属材料来控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电和寄生电容，第二功函数层116来设置GAA沟道在合适的阈值电压下工作。

所述第一功函数层112和所述第二功函数层116的金属功函数在4.8至5.1电子伏特，所述第一功函数层112的功函数比所述第二功函数层116的功函数低，所述第一功函数层112和第二功函数层116的材料均可为氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛或碳化钽。

所述第一功函数层112和第二功函数层116中氮离子摩尔体积百分比均为3％至30％，且其中在所述第一功函数层112中比第二功函数层116中添加了更多含钽或钛离子的化合物，所述化合物中钽或钛离子的摩尔体积百分比为60％至95％。

在其他实施例中，全包围金属栅极晶体管为NMOS晶体管，所述全包围金属栅极晶体管采用Si沟道技术，相应的，所述鳍部和底部沟道层的材料均为硅。所述第一功函数层使用功函数比第二功函数层高的金属材料来控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电和寄生电容，第二功函数层来设置GAA沟道在合适的阈值电压下工作。

所述第一功函数层和所述第二功函数层的金属功函数在4.1至4.4电子伏特，所述第一功函数层中的功函数比所述第二功函数层的功函数高。所述第一功函数层和第二功函数层的材料均可为铝化钛、碳化钽、铝或者碳化钛。

所述第一功函数层和第二功函数层中铝离子摩尔体积百分比为3％至30％，且所述第二功函数层比第一功函数层中掺杂了更多含氮、氟、碳、砷或镧离子的化合物，所述化合物中氮、氟、碳、砷或镧离子的摩尔体积百分比为3％至30％。

参考图21，示出了本发明半导体结构第二实施例的结构示意图。

参考图21，本实施例与第一实施例相同之处不再赘述，与第一实施例不同之处在于：所述沟道层的数量为多个。

所述半导体结构包括，临近所述鳍部201的底部沟道层2021以及悬置于所述底部沟道层2021上的顶部沟道层2022；所述顶部沟道层2022和源漏掺杂层207，或者，所述顶部沟道层2022、底部沟道层2021以及源漏掺杂层207围成第二通道216；所述第二功函数层216还覆盖所述第二通道216内壁；所述金属栅极结构218还位于所述第二通道216中。

所述全包围金属栅极晶体管的沟道位于所述鳍部201、底部沟道层2021和顶部沟道层2022内。当所述全包围金属栅极晶体管为PMOS时，采用Si沟道技术，相应的，所述鳍部201、底部沟道层2021和顶部沟道层2022的材料均为硅。当所述全包围金属栅极晶体管为NMOS时，采用Si沟道技术，相应的，所述鳍部201、底部沟道层2021和顶部沟道层2022的材料为硅。

需要说明的是，在所述第一通道211和第二通道221的内壁以及所述栅极开口的底面和侧壁上形成栅介质层220，所述第一功函数层212形成在所述第一通道211底面的栅介质层220上。在所述第一通道211中，所述第二功函数层216，形成在所述第一功函数层212上以及所述第一功函数层212露出的栅介质层220上；在所述第二通道221中，所述栅介质层220形成在所述第二通道221的内壁上，所述第二功函数层216形成在所述栅介质层220上；栅极开口中，所述栅介质层220覆盖在所述栅极开口上，所述第二功函数层覆盖在所述栅介质层220上。

所述栅介质层220用于实现所述金属栅极结构218与沟道之间的电隔离。由于所述全包围金属栅极晶体管的沟道位于所述底部沟道层2021、顶部沟道层2022和鳍部201内，因此所述栅介质层220覆盖所述底部沟道层2021和顶部沟道层2022的上表面、下表面和侧面，还覆盖所述鳍部201的部分顶部和部分侧壁。

本实施例中，全包围金属栅极晶体管为PMOS晶体管，所述全包围金属栅极晶体管采用Si沟道技术，相应的，所述鳍部201、顶部沟道层2022和底部沟道层2021的材料均为硅。当所述全包围金属栅极晶体管为NMOS时，采用Si沟道技术，相应的，所述顶部沟道层2022、底部沟道层2021和鳍部210的材料为硅。

需要说明的是，所述半导体结构还包括：侧墙206，覆盖所述金属栅极结构218的侧壁、所述鳍部201的部分顶面、所述金属栅极结构218露出的所述顶部沟道层2022的部分顶部，以及顶部沟道层2022和底部沟道层2021的部分侧壁。

所述侧墙206用于定义所述源漏掺杂层207的区域。

具体的，用于容纳所述源漏掺杂层207的顶部通槽的形成过程中，所述侧墙206作为刻蚀掩膜的一部分，从而使得形成于所述顶部通槽中的源漏掺杂层207与所述金属栅极结构218间隔设置。

本实施例中，所述半导体还包括：保形覆盖所述隔离结构208、源漏掺杂层207以及所述侧墙206的抗刻蚀层215，在所述金属栅极结构218和侧墙206露出的所述抗刻蚀层215上形成填充覆盖有层间介质层209。

本实施例中，在形成所述半导体结构的工艺过程中，采用后形成高K栅介质层后形成金属栅极(high k last metal gate last)的工艺形成所述金属栅极结构218，因此在形成所述金属栅极结构218之前，通过横跨所述顶部沟道层2022的顶部以及底部沟道层2021侧壁和顶部沟道层2022侧壁的伪栅结构、所述底部沟道层2021与所述鳍部201之间的底部牺牲层，以及所述顶部沟道层2022与所述底部沟道层2021之间的顶部牺牲层，或者顶部沟道层2022与顶部沟道层2022之间的牺牲层占据所述金属栅极结构218的位置。

本实施例中，所采用的伪栅结构为叠层结构，包括覆盖在所述顶部沟道层2022上的伪栅氧化层以及位于所述伪栅氧化层上的伪栅层。在去除部分所述伪栅结构以形成所述金属栅极结构218的过程中，所述侧墙206和所述顶部沟道层2022之间的剩余伪栅氧化层222在所述侧墙206的保护作用下被保留，因此所述半导体结构还包括：位于所述侧墙206和所述底部沟道层2021之间的剩余伪栅氧化层222。

在其他实施例中，当所采用的伪栅结构为单层结构时，即所述伪栅结构仅包括伪栅层时，所述半导体结构还可以不含有所述剩余伪栅氧化层。

本实施例中，所述剩余伪栅氧化层222的材料为氧化硅。在其他实施例中，所述剩余伪栅氧化层222的材料还可以为氮氧化硅。

所述源漏掺杂层207用于作为所形成全包围金属栅极晶体管的源区和漏区。

本实施例中，所述源漏掺杂层207的顶部高于所述顶部沟道层2021的顶部，且所述源漏掺杂层207还覆盖所述侧墙206的部分侧壁。在其他实施例中，根据实际工艺需求，所述源漏掺杂层207顶部还可以与所述顶部沟道层顶部齐平。

本实施例中，全包围金属栅极晶体管为PMOS晶体管，所述全包围金属栅极晶体管采用Si沟道技术，相应的，所述鳍部201、顶部沟道层2022和底部沟道层2021的材料均为硅。所述第一功函数层212使用功函数比所述第二功函数层216低的金属材料来控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电和寄生电容，第二功函数层216来设置GAA沟道在合适的阈值电压下工作。

所述第一功函数层212和所述第二功函数层216的金属功函数在4.8至5.1电子伏特，所述第一功函数层212的功函数比所述第二功函数层216的功函数低，所述第一功函数层212和第二功函数层216的材料均可为氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛或碳化钽。

所述第一功函数层212和第二功函数层216中氮离子摩尔体积百分比均为3％至30％，且其中在所述第一功函数层212中比第二功函数层216中添加了更多含钽或钛离子的化合物，所述化合物中钽或钛离子的摩尔体积百分比为60％至95％。

在其他实施例中，全包围金属栅极晶体管为NMOS晶体管，所述全包围金属栅极晶体管采用Si沟道技术，相应的，所述鳍部、顶部沟道层和底部沟道层的材料均为硅。所述第一功函数层使用功函数比第二功函数层高的金属材料来控制底部寄生MOS处于高阈值电压耗尽状态，减少漏电和寄生电容，第二功函数层来设置GAA沟道在合适的阈值电压下工作。

所述第一功函数层和所述第二功函数层的金属功函数在4.1至4.4电子伏特，所述第一功函数层中的功函数比所述第二功函数层的功函数高。所述第一功函数层和第二功函数层的材料均可为铝化钛、碳化钽、铝或者碳化钛。

所述第一功函数层和第二功函数层中铝离子摩尔体积百分比为3％至30％，且所述第二功函数层比第一功函数层中掺杂了更多含氮、氟、碳、砷或镧离子的化合物，所述化合物中氮、氟、碳、砷或镧离子的摩尔体积百分比为3％至30％。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。