阅读说明：本技术 集成电路 (Integrated circuit with a plurality of transistors ) 是由 李锡远 金南锡 于 2019-06-25 设计创作，主要内容包括：公开了一种集成电路。所述集成电路包括：振荡器,被配置为：在振荡周期中生成具有预定振荡频率的振荡电压；电压调节器,被配置为：生成用于驱动振荡器的输出电压,并将所述输出电压提供给振荡器；以及电流注入电路,被配置为：在振荡周期中响应于振荡使能信号将振荡电流提供给振荡器。(An integrated circuit is disclosed. The integrated circuit includes: an oscillator configured to: generating an oscillation voltage having a predetermined oscillation frequency in an oscillation period; a voltage regulator configured to: generating an output voltage for driving an oscillator and supplying the output voltage to the oscillator; and a current injection circuit configured to: an oscillation current is supplied to the oscillator in response to an oscillation enable signal during an oscillation period.)

集成电路

本申请要求于2018年7月4日提交至韩国知识产权局的第10-2018-0077893号韩国专利申请的优先权，所述韩国专利申请的公开通过整体引用包含于此。

技术领域

本发明构思涉及一种集成电路，更具体地讲，涉及一种适应工艺-电压-温度(PVT)变化的集成电路。

背景技术

锁相环(PLL)是用于输出以等于预定参考频率的恒定频率振荡的电压的电路。PLL以这样的方式来固定频率：传输的信号被持续地改变直到传输的信号与参考频率匹配为止。PLL广泛应用在数字信号传输和通信、以及数字和模拟电子电路系统。

例如，在射频(RF)系统中，PLL用于防止频率源的频率发生抖动。作为另一个示例，仅使用逻辑电路的全数字PLL(ADPLL)可通过使用时间-数字转换器将参考频率与反馈频率之间的相位差转换为数字信号。然而，在这种情况下，当时间-数字转换器中的振荡器具有对PVT敏感的特性时，PLL的操作可靠性会降低。

发明内容

根据本发明构思的示例性实施例，提供一种集成电路，所述集成电路包括：振荡器，被配置为：在振荡周期中生成具有预定振荡频率的振荡电压；电压调节器，被配置为：生成用于驱动振荡器的输出电压，并将所述输出电压提供给振荡器；以及电流注入电路，被配置为：在振荡周期中响应于振荡使能信号将振荡电流提供给振荡器。

根据本发明构思的示例性实施例，提供一种集成电路，所述集成电路包括：振荡器，被配置为：在振荡周期中生成振荡电压；电压调节器，被配置为：通过经由电压调节器的输出端将输出电压提供给振荡器，来驱动振荡器；以及电流注入电路，连接到振荡器和电压调节器的输出端，其中，电流注入电路被配置为：在振荡周期中，将振荡电流输出至振荡器，其中，电压调节器包括：运算放大器(OP AMP)，被配置为：对输入到OP AMP的第一端的参考电压与输入到OP AMP的第二端的的反馈电压之间的差进行放大；以及参考电压生成器，被配置为：通过将电流注入到晶体管和电阻器来生成参考电压，其中，参考电压生成器连接到OP AMP的第一端。

根据本发明构思的示例性实施例，提供一种集成电路，所述集成电路被配置为在操作周期中将恒定电压和恒定电流提供给彼此连接的组件，所述集成电路包括：电压调节器，被配置为：经由连接到所述组件的输出节点来输出恒定直流输出电压；电流注入电路，包括：第一晶体管，被配置为：在操作周期中，从辅助电压调节电路接收栅极信号，生成注入电流，并将注入电流输出至所述组件。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，将更加清楚地理解本发明构思的以上和其它特征，其中：

图1是根据本发明构思的示例性实施例的集成电路的示图；

图2A是集成电路的示图；

图2B示出由于图2A的集成电路引起的电压和电流的时序图；

图3是电压调节器的示图；

图4示出根据本发明构思的示例性实施例的根据工艺变化的晶体管的特性；

图5是根据本发明构思的示例性实施例的电压调节器的示图；

图6A是根据本发明构思的示例性实施例的电压调节器的示图；

图6B是根据本发明构思的示例性实施例的电压调节器的示图；

图7是根据本发明构思的示例性实施例的集成电路的示图；

图8示出由于图7的集成电路引起的电压和电流的时序图；

图9是根据本发明构思的示例性实施例的集成电路的示图；

图10是根据本发明构思的示例性实施例的集成电路的示图；

图11A和图11B分别是根据本发明构思的示例性实施例的根据温度的电流曲线图和根据时间的电压/电流曲线图；

图12A和图12B分别是根据本发明构思的示例性实施例的根据温度的电流曲线图和根据时间的电压/电流曲线图；

图13是根据本发明构思的示例性实施例的全数字锁相环的示图；

图14是根据本发明构思的示例性实施例的无线通信系统的示图。

具体实施方式

在下文中，参照附图详细描述根据本发明构思的示例性实施例。

图1是根据本发明构思的示例性实施例的集成电路10的示图。集成电路10可包括电压调节器100、振荡器200以及电流注入电路(current injection circuit)300。集成电路10可被实现为单个芯片；然而，集成电路10的至少一个组件可被实现为单独的芯片。在本发明构思的示例性实施例中，集成电路10可包括在诸如时间-数字转换器(TDC)的转换电路中。此外，在本发明构思的示例性实施例中，集成电路10可包括在包含在诸如TDC的转换电路中的锁相环(PLL)中。例如，集成电路10可包括在全数字PLL(ADPLL)中。

电压调节器100可经由输出节点Node_out连接到振荡器200，并经由输出节点Node_out将输出电压V_out提供给振荡器200。换言之，电压调节器100可通过调节电压调节器100中的电压来生成被振荡器200使用的输出电压V_out。在本发明构思的示例性实施例中，输出电压V_out可以是恒定直流(DC)电压。在本发明构思的示例性实施例中，电压调节器100可以是低压差(LDO)调节器(low drop-out regulator)。参照图5至图6B更详细地描述根据本发明构思的示例性实施例的电压调节器100。

振荡器200可在振荡周期中基于预定振荡频率通过使用经由输出节点Node_out从电压调节器100提供的输出电压V_out，来生成振荡电压V_osc。例如，在振荡周期中，振荡器200可将振荡电压V_osc生成为恒定的，使得振荡电压V_osc的频率保持等于预定振荡频率。振荡周期可以是振荡器200生成振荡电压V_osc的操作周期。振荡器200可基于振荡使能信号OSC_EN进入振荡周期。例如，当振荡使能信号OSC_EN具有第一逻辑电平(例如，“1”)时，振荡器200可通过进入振荡周期来生成振荡电压V_osc。在本发明构思的示例性实施例中，振荡器200可以是包括彼此串联连接的多个反相器的环形振荡器。

在振荡周期中，振荡电流I_osc可被输出至振荡器200。电流注入电路300可在振荡周期中将注入电流I_inj输出至输出节点Node_out，并且振荡器200可接收从电流注入电路300供应的注入电流I_inj作为振荡电流I_osc。在振荡周期中，振荡器200可通过根据从电流注入电路300提供的振荡电流I_osc进行操作，来保持输出电压V_out恒定。将理解，振荡器200与电压调节器100是分开的。

电流注入电路300可在振荡周期中将注入电流I_inj注入到振荡器200。振荡电流I_osc在电流注入电路300将注入电流I_inj输出至连接到输出节点Node_out的电气路径时生成。在本发明构思的示例性实施例中，注入电流I_inj的大小可等于振荡电流I_osc的大小。

在本发明构思的示例性实施例中，电流注入电路300可连接到电压调节器100的传输晶体管(pass transistor)的栅极以形成电流。参照图7更详细地描述以上实施例。

此外，在本发明构思的示例性实施例中，电流注入电路300可包括包含电压调节器100的组件的模拟电压调节电路(imitation voltage regulation circuit)。参照图9更详细地描述以上实施例。

图2A是集成电路1000的示图。集成电路1000可包括电压调节器1100和振荡器1200。

电压调节器1100可包括参考电压生成器1120、运算放大器1130、传输晶体管1140、第一晶体管(TR0_1)以及第二晶体管(TR0_2)。电压调节器1100还可包括连接在输出节点Node_out与接地节点之间的电容器C1。

参考电压生成器1120可生成参考电压V_ref，并将生成的参考电压V_ref提供给运算放大器1130的第一端作为输入。例如，参考电压生成器1120可将参考电压V_ref提供给运算放大器1130的负端(-)作为输入。

反馈电压V_fb可被输入至运算放大器1130的第二端。反馈电压V_fb可以是输出电压V_out。换言之，运算放大器1130的第二端可连接到输出节点Node_out。例如，运算放大器1130的正端(+)可连接到输出节点Node_out，并接收输出电压V_out作为输入。运算放大器1130的输出端可连接到传输晶体管1140的栅极，运算放大器1130输出信号可驱动传输晶体管1140。

传输晶体管1140可以是n型金属氧化物半导体场效应晶体管(MOSFET)或p型MOSFET。传输晶体管1140可由驱动电压VDD_2驱动。当传输晶体管1140是n型MOSFET时，运算放大器1130的输出端的电位电平(potential level)可具有等于输出电压V_out与传输晶体管1140的栅极-源极电压的总和的第一值。因而，运算放大器1130的驱动电压VDD_1可能需要具有等于或大于第一值的电压值。当电压调节器1100是LDO调节器时，运算放大器1130的驱动电压VDD_1可仅具有等于或小于阈值的电压值。在这种情况下，传输晶体管1140可以是p型MOSFET。

当传输晶体管1140是p型MOSFET时，电容器C1可连接在输出节点Node_out与接地节点之间，以用于电压调节器1100的操作稳定性。在振荡周期中，当振荡电流I_osc被提供给振荡器1200时，存储在电容器C1中的部分电荷可被放电。当存储在电容器C1中的部分电荷在振荡周期中被放电时，输出电压V_out的值可逐渐减小。当输出电压V_out在振荡周期中改变时，振荡器1200不会生成具有恒定频率的振荡电压V_osc，结果，振荡器1200和包括振荡器1200的集成电路1000的操作可靠性会降低。参照图2B更详细地描述由于在振荡周期中电容器C1的放电引起的输出电压V_out的改变。

图2B示出由于图2A的集成电路1000引起的电压和电流的时序图。图2B与图2A的集成电路1000一起被描述。

振荡使能信号OSC_EN具有第一逻辑电平的时间段可以是振荡器1200的振荡周期。作为非限制性示例，第一逻辑电平可以是逻辑高“1”。

在振荡使能信号OSC_EN具有第一逻辑电平的振荡周期中，振荡器1200需要的振荡电流I_osc可具有恒定值。在振荡周期期间，由于振荡电流I_osc维持恒定，所以连接到电压调节器1100的输出节点Node_out的电容器C1可被部分放电。结果，输出电压V_out可减小。随着输出电压V_out减小，振荡电压V_osc的电压电平也可减小，从而，振荡电压V_osc的频率也可改变。当振荡电压V_osc没有维持在恒定频率和恒定电平时，集成电路1000的可靠性会降低。

为了提高集成电路的可靠性，根据本发明构思的示例性实施例的集成电路还可包括用于提供注入电流的电流注入电路。例如，参照图1，集成电路10还可包括将注入电流I_inj提供给振荡器200的电流注入电路300。

图3是电压调节器1100的示图。特别地，提供图3以解释常规电压调节器的操作。电压调节器1100可包括参考电压生成器1120、运算放大器1130、传输晶体管1140、第一晶体管TR0_1、第二晶体管TR0_2以及电容器C1。

参考电压生成器1120可包括电流源1122、电阻器R1、第三晶体管TR0_3以及第四晶体管TR0_4。第三晶体管TR0_3和第四晶体管TR0_4的栅极和漏极可彼此电连接。晶体管的栅极和漏极彼此电连接的连接方法可被称为二极管连接(diode connection)。换言之，第三晶体管TR0_3和第四晶体管TR0_4可以是二极管连接。可通过用于驱动电流源的驱动电压VDD_3来驱动电流源1122生成电流。由电流源1122生成的电流可流过在运算放大器1130的第一端与接地节点之间串联连接的电阻器R1、第三晶体管TR0_3以及第四晶体管TR0_4。参考电压V_ref可由通过流过电阻器R1、第三晶体管TR0_3以及第四晶体管TR0_4的电流形成的电压降来形成，参考电压V_ref可被输入到运算放大器1130的第一端。

运算放大器1130可对输入到其第一端的参考电压V_ref与输入到其第二端的反馈电压V_fb之间的差进行放大，并且运算放大器1130的输出可被输入到传输晶体管1140的栅极以驱动传输晶体管1140。运算放大器1130的第二端可连接到电压调节器1100的输出节点Node_out，被提供给运算放大器1130的第二端的反馈电压V_fb可以是电压调节器1100的输出电压V_out。

如将参照图4所述，取决于制造工艺的工艺变化，晶体管可随机地具有不同的特性。在图3的电压调节器1100中，第三晶体管TR0_3可以是p型MOSFET，第四晶体管TR0_4可以是n型MOSFET。因为参考电压V_ref基于由于作为p型MOSFET的第三晶体管TR0_3和作为n型MOSFET的第四晶体管TR0_4二者引起的电压降来确定，所以工艺变化可被跟踪。然而，因为参考电压V_ref的电压电平通过由于电阻器R1、第三晶体管TR0_3以及第四晶体管TR0_4引起的电压降来确定，所以参考电压V_ref的电压电平可能非常高。此外，当参考电压V_ref的电压电平具有相当高的值时，运算放大器1130的驱动电压VDD_1的值可能需要很大。换言之，由于运算放大器1130的驱动电压VDD_1的值的大小限制，电压调节器1100不能被实现为LDO调节器。

图4示出根据本发明构思的示例性实施例的根据工艺变化的晶体管的特性。取决于制造工艺的工艺变化，晶体管可具有不同的特性。图4示出P型MOSFET和n型MOSFET的特性的改变。

根据工艺变化，P型MOSFET和n型MOSFET中的每个可具有快特性(fastcharacteristic)、典型特性以及慢特性(slow characteristic)。在相同的驱动电压下，具有快特性的晶体管可比具有典型特性的晶体管形成更多的电流，具有慢特性的晶体管可比具有典型特性的晶体管形成更少的电流。

通常，集成电路可包括至少一个P型MOSFET和至少一个n型MOSFET。因此，根据工艺变化的晶体管的特性可被分类为四种类型。第一类型可以是P型MOSFET和n型MOSFET二者都具有快特性的类型。第一类型的示例在图4的左上象限中被示出。第二类型可以是P型MOSFET具有快特性并且n型MOSFET具有慢特性的类型。第二类型的示例在图4的右上象限中被示出。第三类型可以是P型MOSFET具有慢特性并且n型MOSFET具有快特性的类型。第三类型的示例在图4的左下象限中被示出。第四类型可以是P型MOSFET和n型MOSFET二者都具有慢特性的类型。第四类型的示例在图4的右下象限中被示出。为了提高对集成电路的工艺变化的适应性，可通过考虑P型MOSFET与n型MOSFET之间的所有特性差异来跟踪工艺变化。

图5是根据本发明构思的示例性实施例的电压调节器100的示图。电压调节器100可包括参考电压生成器120、运算放大器130、传输晶体管140、第一晶体管TR1、第二晶体管TR2，并且电压调节器100还包括电容器C1。

参考电压生成器120可包括电流源122、第三晶体管TR3以及电阻器R1。参考电压生成器120可将参考电压V_ref提供给运算放大器130的第一端。为此，第三晶体管TR3和电阻器R1串联连接在连接到运算放大器130的第一端的电气节点与接地节点之间。参考电压V_ref的电压电平可通过由于第三晶体管TR3和电阻器R1引起的电压降来确定。参考电压V_ref可输入到运算放大器130的第一端。在本发明构思的示例性实施例中，第三晶体管TR3可以是二极管连接。此外，在本发明构思的示例性实施例中，电流源122可包括具有电流与绝对温度成比例的特性的与绝对温度成比例(PTAT)电流源。

在本发明构思的示例性实施例中，传输晶体管140可以是p型MOSFET。

第一晶体管TR1和第二晶体管TR2可串联连接在电压调节器100的输出节点Node_out与接地节点之间。第一晶体管TR1与第二晶体管TR2之间的电气节点可被称为第一节点Node1。第一节点Node1可连接到运算放大器130的第二端。换言之，反映由于输出电压V_out和第一晶体管TR1引起的电压降的电压可作为反馈电压V_fb输入到运算放大器130的第二端。在本发明构思的示例性实施例中，第一晶体管TR1和第二晶体管TR2可以是二极管连接。

第三晶体管TR3可以是与第一晶体管TR1的类型不同的类型的晶体管。第三晶体管TR3可以是与第二晶体管TR2的类型相同的类型的晶体管。换言之，第一晶体管TR1可以是第一类型的晶体管，而第二晶体管TR2和第三晶体管TR3是第二类型的晶体管。在本发明构思的示例性实施例中，第一晶体管TR1可以是p型MOSFET，而第二晶体管TR2和第三晶体管TR3可以是n型MOSFET。参照图6A详细给出这个实施例的描述。此外，在本发明构思的示例性实施例中，第一晶体管TR1可以是n型MOSFET，而第二晶体管TR2和第三晶体管TR3可以是p型MOSFET。参照图6B详细给出这个实施例的描述。

在根据本发明构思的本实施例的电压调节器100中，因为参考电压V_ref的电压电平通过由于电阻器R1和第三晶体管TR3引起的电压降来确定，所以运算放大器130需要的驱动电压VDD_1的大小可小于图3的电压调节器1100需要的驱动电压VDD_1的大小。此外，在包括电压调节器100的集成电路中，可能存在如图4中所示的p型MOSFET和n型MOSFET的工艺变化。在根据本发明构思的本实施例的电压调节器100中，第一类型的晶体管和第二类型的晶体管二者的工艺变化都可被跟踪。例如，这可通过使用参考电压V_ref跟踪第二类型的晶体管的工艺变化和通过使用反馈电压V_fb跟踪第一类型的晶体管的工艺变化来完成。

换言之，即使在根据本发明构思的本实施例的电压调节器100利用LDO调节器来实现时，电压调节器100也可通过使用低驱动电压来跟踪p型MOSFET和n型MOSFET的工艺变化。

图6A是根据本发明构思的示例性实施例的电压调节器100的示图。图6A示出图5的电压调节器100的第一晶体管TR1被实现为p型MOSFET并且图5的电压调节器100的第二晶体管TR2和第三晶体管TR3被实现为n型MOSFET的实施例。因此，图6A的电压调节器100的与针对图5描述的元件相同的元件的重复描述被省略。

第一晶体管TR1可以是p型MOSFET，其栅极和漏极可彼此电连接。换言之，第一晶体管TR1可以是布置在输出节点Node_out与第一节点Node1之间的二极管连接的p型MOSFET。

第二晶体管TR2可以是n型MOSFET，其栅极和漏极可彼此电连接。换言之，第二晶体管TR2可以是布置在第一节点Node1与接地节点之间的二极管连接的n型MOSFET。

第三晶体管TR3可以是n型MOSFET，其栅极和漏极可彼此电连接。换言之，第三晶体管TR3可以是布置在连接到运算放大器130的第一端的节点与电阻器R1之间的二极管连接的n型MOSFET。

由于参考电压V_ref基于第三晶体管TR3的电压降来确定，所以参考电压V_ref可跟踪n型MOSFET的工艺变化。由于反馈电压V_fb基于第一晶体管TR1的电压降来确定，所以反馈电压V_fb可跟踪p型MOSFET的工艺变化。结果，电压调节器100可跟踪n型MOSFET和p型MOSFET二者的工艺变化。

图6B是根据本发明构思的示例性实施例的电压调节器100的示图。图6B示出图5的电压调节器100的第一晶体管TR1为n型MOSFET并且第二晶体管TR2和第三晶体管TR3为p型MOSFET的实施例。因此，图6B的电压调节器100的与针对图5描述的元件相同的元件的重复的描述被省略。

第一晶体管TR1可以是n型MOSFET，其栅极和漏极可彼此电连接。换言之，第一晶体管TR1可以是布置在输出节点Node_out与第一节点Node1之间的二极管连接的n型MOSFET。

第二晶体管TR2可以是p型MOSFET，其栅极和漏极可彼此电连接。换言之，第二晶体管TR2可以是布置在第一节点Node1与接地节点之间的二极管连接的p型MOSFET。

第三晶体管TR3可以是p型MOSFET，其栅极和漏极可彼此电连接。换言之，第三晶体管TR3可以是布置在连接到运算放大器130的第一端的节点与电阻器R1之间的二极管连接的p型MOSFET。

由于参考电压V_ref基于第三晶体管TR3的电压降来确定，所以参考电压V_ref可跟踪p型MOSFET的工艺变化。由于反馈电压V_fb基于第一晶体管TR1的电压降来确定，所以反馈电压V_fb可跟踪n型MOSFET的工艺变化。结果，电压调节器100可跟踪n型MOSFET和p型MOSFET二者的工艺变化。

图7是根据本发明构思的示例性实施例的集成电路20的示图。集成电路20可包括电压调节器100、振荡器200以及电流注入电路300。图7的集成电路20的与针对图1描述的元件相同的元件的重复的描述被省略。

电压调节器100的参考电压生成器120可基于由于第三晶体管TR3和电阻器R1引起的电压降来生成参考电压V_ref，并将生成的参考电压V_ref输出至运算放大器130的第一端作为输入。运算放大器130的第二端可电连接到第一晶体管TR1与第二晶体管TR2之间的第一节点Node1。虽然图7中的电压调节器100被示出为与图6A的电压调节器100具有相同的结构，但是这仅是示例性的。在本发明构思的另一示例性实施例中，图7中的电压调节器100可与图6B的电压调节器100具有相同的结构。

电压调节器100还可包括连接在作为运算放大器130的输出端的电气节点的第二节点Node2与接地节点之间的电容器C2。

电流注入电路300可包括开关元件320、第四晶体管TR4以及第五晶体管TR5。

开关元件320可基于振荡使能信号OSC_EN选择性地将第四晶体管TR4的栅极连接到其驱动电压节点或接地节点。例如，当振荡使能信号OSC_EN具有第一逻辑电平(例如，“1”)时，开关元件320可将第四晶体管TR4的栅极连接到其驱动电压节点，以使第四晶体管TR4导通。换言之，电流注入电路300的驱动电压VDD可连接到第四晶体管TR4的栅极。因此，在振荡器200的振荡周期中，开关元件320可使第四晶体管TR4导通，并可形成顺序连接驱动电压节点、第四晶体管TR4以及第五晶体管TR5的电气路径。然而，当振荡使能信号OSC_EN具有第二逻辑电平(例如，“0”)时，开关元件320可将第四晶体管TR4的栅极连接到接地节点，以使第四晶体管TR4截止。

第四晶体管TR4可连接在驱动电压节点与第五晶体管TR5之间，并可由开关元件320驱动。在本发明构思的示例性实施例中，第四晶体管TR4可以是p型MOSFET。

第五晶体管TR5的源极和漏极中的一个可电连接到第四晶体管TR4，并且另一个可电连接到电压调节器100的输出节点Node_out。第五晶体管TR5的栅极可电连接到电压调节器100的传输晶体管140的栅极。换言之，第五晶体管TR5的栅极可连接到电压调节器100内的第二节点Node2。电流注入电路300可通过在振荡周期中利用电压调节器100中的第二节点Node2的电压驱动第五晶体管TR5，来生成用作振荡器200需要的振荡电流I_osc的注入电流I_inj。第五晶体管TR5可通过形成注入电流I_inj来促使振荡电流I_osc流到振荡器200。

在根据本发明构思的示例性实施例的集成电路20中，电流注入电路300可提供振荡器200需要的振荡电流I_osc，以防止电压调节器100中的电容器C1放电，从而输出电压V_out的电平的无意减小可被避免。结果，集成电路20的可靠性可被提高。

图8示出根据本发明构思的示例性实施例的由于图7的集成电路引起的电压和电流的时序图。着重于与图2B的不同之处来解释图8。将参照图7描述图8。

在振荡使能信号OSC_EN具有第一逻辑电平(例如，高电平)的振荡周期中，振荡电流I_osc可由电流注入电路300提供。由于振荡电流I_osc由电流注入电路300在振荡周期中提供，所以电容器C1不会放电。因此，输出电压V_out的电压电平可维持恒定。当输出电压V_out的电压电平维持恒定时，振荡电压V_osc的电压电平可维持恒定，并且振荡电压V_osc的频率也可维持稳定。

在根据本发明构思的示例性实施例的集成电路20中，电流注入电路300可提供振荡器200需要的振荡电流I_osc，以防止电压调节器100中的电容器C1放电，从而输出电压V_out的电平的无意减小可被避免。结果，集成电路20的可靠性可被提高。

图9是根据本发明构思的示例性实施例的集成电路30的示图。集成电路30可包括电压调节器100、振荡器200以及电流注入电路300。图9的集成电路30的与针对图1描述的元件相同的元件的描述被省略。

电流注入电路300可包括开关元件320、辅助电压调节电路340、第四晶体管TR4以及第五晶体管TR5。

开关元件320可基于振荡使能信号OSC_EN选择性地将第四晶体管TR4的栅极电连接到其驱动电压节点(例如，VDD)或接地节点。换言之，开关元件320可基于振荡使能信号OSC_EN选择性地使第四晶体管TR4导通。

辅助电压调节电路340可连接到第五晶体管TR5的栅极，以驱动第五晶体管TR5。在本发明构思的示例性实施例中，辅助电压调节电路340可包括包含在电压调节器100中的电路组件。然而，在本发明构思的示例性实施例中，包括在辅助电压调节电路340中的传输晶体管可在尺寸上小于包括在电压调节器100中的传输晶体管140。因此，包括在辅助电压调节电路340中的参考电压生成器的电流源的温度特性可与包括在电压调节器100中的参考电压生成器120的电流源122的温度特性不同。像电压调节器100类似地配置的辅助电压调节电路340可驱动第五晶体管TR5，因此，第五晶体管TR5可稳定地生成振荡器200需要的振荡电流I_osc。以下参照图10更详细地描述辅助电压调节电路340。

图10是根据本发明构思的示例性实施例的集成电路30的示图。图10的集成电路30的与针对图9描述的元件相同的元件的重复的描述被省略。

电压调节器100可包括参考电压生成器120、运算放大器130、传输晶体管140、第一晶体管TR1、第二晶体管TR2。虽然图10中的电压调节器100被示出为与图6A的电压调节器100具有相同的结构，但是这仅是示例性的。在本发明构思的另一示例性实施例中，图10中的电压调节器100与图6B的电压调节器100具有相同的结构。

辅助电压调节电路340可包括包含在电压调节器100中的组件。辅助电压调节电路340可包括参考电压生成器342、运算放大器343、传输晶体管344、第六晶体管TR6以及第七晶体管TR7。辅助电压调节电路340的结构也可与图6B的电压调节器100类似。

辅助电压调节电路340的参考电压生成器342可包括电流源345、第八晶体管TR8以及电阻器R2。第八晶体管TR8和电阻器R2可串联连接在辅助电压调节电路340的运算放大器343的第一端与接地节点之间。第八晶体管TR8可以是二极管连接，并且可以是与第二晶体管TR2和第三晶体管TR3相同类型的晶体管。在本发明构思的示例性实施例中，辅助电压调节电路340的电流源345可以是具有电流与绝对温度成比例的特性的PTAT电流源。此外，在本发明构思的示例性实施例中，辅助电压调节电路340的电流源345的温度斜率特性可与电压调节器100的电流源122的温度斜率特性不同。参照图12A和12B，可通过使辅助电压调节电路340的电流源345的温度斜率特性与电压调节器100的电流源122的温度斜率特性彼此不同，来获得好的结果。

辅助电压调节电路340的运算放大器343可对参考电压V_ref’与来自第六晶体管TR6与第七晶体管TR7之间的节点的反馈电压的差进行放大，其中，参考电压V_ref’被辅助电压调节电路340的参考电压生成器342输入到运算放大器343的第一端。辅助电压调节电路340的运算放大器343的输出可驱动辅助电压调节电路340的传输晶体管344。在本发明构思的示例性实施例中，传输晶体管344可以是p型MOSFET。在本发明构思的示例性实施例中，辅助电压调节电路340的传输晶体管344可在尺寸上小于第五晶体管TR5。此外，辅助电压调节电路340的传输晶体管344可在尺寸上小于电压调节器100的传输晶体管140。通过使辅助电压调节电路340的传输晶体管344的尺寸小于电压调节器100的传输晶体管140的尺寸，注入电流I_inj的电噪声可减小。

第六晶体管TR6可以是与第一晶体管TR1相同类型的晶体管，第七晶体管TR7可以是与第二晶体管TR2和第三晶体管TR3相同类型的晶体管。

电容器C2可连接在连接到辅助电压调节电路340的运算放大器343的输出端的第二节点Node2与接地节点之间。此外，第二节点Node2可连接到第五晶体管TR5的栅极，第二节点Node2的电压可驱动第五晶体管TR5。

驱动第五晶体管TR5的辅助电压调节电路340可与电压调节器100具有类似的组件，使得即使存在工艺变化，注入电流I_inj也与电压调节器100具有相同的特性，从而，稳定的振荡电流I_osc可被形成。

图11A和图11B分别是根据本发明构思的示例性实施例的根据温度的电流曲线图和根据时间的电压/电流曲线图。图11A和图11B是解释在图10的集成电路30中电压调节器100的电流源122的温度斜率特性与辅助电压调节电路340的电流源345的温度斜率特性相同的情况的曲线图。参照图10一起描述图11A和图11B。

参照图11A，当电压调节器100的电流源122的温度斜率特性与辅助电压调节电路340的电流源345的温度斜率特性相同时，由于电压调节器100与辅助电压调节电路340的部分电路特性的不同，由电流注入电路300生成的注入电流I_inj与流过振荡器200的振荡电流I_osc的温度特性可能彼此不同。作为非限制性示例，在低于阈值温度T_th的温度，振荡电流I_osc可大于注入电流I_inj，在高于阈值温度T_th的温度，振荡电流I_osc可小于注入电流I_inj。取决于集成电路设计，与这种情况相反，在低于阈值温度T_th的温度，注入电流I_inj可大于振荡电流I_osc，在高于阈值温度T_th的温度，注入电流I_inj可小于振荡电流I_osc。

参照图11B，当注入电流I_inj和振荡电流I_osc具有如图11A中所示的温度斜率特性时，并且当环境温度低于阈值温度T_th时，由于在振荡周期中振荡电流I_osc大于注入电流I_inj，所以可发生电容器C1的放电，并且输出电压V_out的电压电平可减小。

当环境温度大于阈值温度T_th时，由于在振荡周期中振荡电流I_osc小于注入电流I_inj，所以特定量的电流可被注入到电容器C1，从而输出电压V_out的电压电平可增大。

换言之，当电压调节器100的电流源122的温度斜率特性与辅助电压调节电路340的电流源345的温度斜率特性相同时，根据温度变化的时间相关曲线可表现出与需要的输出电压不同的不稳定形状。

图12A和图12B分别是根据本发明构思的示例性实施例的根据温度的电流曲线图和根据时间的电压/电流曲线图。图12A和图12B是解释在图10的集成电路30中电压调节器100的电流源122的温度斜率特性与辅助电压调节电路340的电流源345的温度斜率特性彼此不同的情况。参照图10一起描述图12A和图12B。

参照图12A，当电压调节器100的电流源122的温度斜率特性与辅助电压调节电路340的电流源345的温度斜率特性彼此不同时(例如，当温度特性被设计为反映电压调节器100与辅助电压调节电路340之间的特定电路特性差异时)，由电流注入电路300生成的注入电流I_inj的温度斜率特性与流过振荡器200的振荡电流I_osc可相同。

参照图12B，在注入电流I_inj的温度斜率特性与振荡电流I_osc的温度斜率特性相同的情况下，可以看出，即使在当前温度改变为低温或高温时，输出电压V_out也可维持在恒定电压电平。

在根据本发明构思的示例性实施例的集成电路30中，通过将电压调节器100的电流源122的温度斜率特性和辅助电压调节电路340的电流源345的温度斜率特性设计为彼此不同，集成电路30对温度变化的适应性可被提高，并且集成电路30的可靠性可被提高。

图13是根据本发明构思的示例性实施例的ADPLL 2000的示图。ADPLL2000可包括相位频率检测器(PFD)2100、TDC 2200、数字环路滤波器(LF)2300、数控振荡器(DCO)2400以及分频器2500。ADPLL 2000根据需要还可包括其它组件。此外，除了TDC 2200之外，ADPLL2000可包括执行与图13中示出的功能相同的功能的其他组件。ADPLL 2000可包括在包括具有环形振荡器2220的TDC 2200的任何电子系统或电子装置中。例如，ADPLL2000可包括在射频集成电路(RFIC)系统中。

PFD 2100可将指示从分频器2500提供的反馈时钟CLK_fb与参考时钟CLK_ref之间的相位差的信号提供给TDC 2200。

TDC 2200可基于从PFD 2100提供的相位差信号将对应于相位差的时间信息转换为数字信号。TDC 2200可包括低压差(LDO)调节器2210、环形振荡器2220以及电流注入电路2230。TDC 2200可在相位差信号正在被输入时通过对从环形振荡器2220输出的恒定频率的振荡电压的振荡的数量进行计数，将对应于相位差的时间信息转换为数字信号。由环形振荡器2220生成的振荡电压的频率的一致性可被视为表示TDC 2200的可靠性的指数中的一个。为了将由环形振荡器2220生成的振荡电压的频率保持恒定，由LDO调节器2210提供的输出电压V_out可需要在振荡周期中保持恒定。为此，电流注入电路2230可在振荡周期中将注入电流I_inj提供给环形振荡器2220。图13中的TDC 2200可以以与参照图1和图5至图12B描述的集成电路相同或相似的方式来实现。例如，LDO调节器2210可对应于图1和图5至图12B中的电压调节器100，环形振荡器2220可对应于图1和图5至图12B中的振荡器200，电流注入电路2230可对应于图1和图5至图12B中的电流注入电路300。

数字LF 2300可通过使用数字信号处理方法对从TDC 2200提供的数字信号执行滤波操作，并将滤波操作的结果提供给DCO 2400。DCO 2400可基于从数字LF 2300提供的信号通过使用数字信号处理方法，来对输出信号Out进行振荡。

通过使用根据本发明构思的示例性实施例的集成电路实现的TDC 2200可使用由电流注入电路2230提供的注入电流I_inj提高线性特性，并且因此，提高了对PVT的变化的适应性。因此，ADPLL2000的操作的可靠性也可被提高。

图14是根据本发明构思的示例性实施例的无线通信系统3000的示图。图14示出基站3100和用户设备3200使用蜂窝网络3300在无线通信系统3000中执行无线通信的示例。基站3100和用户设备3200可包括适应于PVT变化的集成电路，或可包括包含参照图1和图5至图12B描述的根据本发明构思的示例性实施例的集成电路的PLL。因此，基站3100和用户设备3200可对将被收发的信号执行稳定的频率处理。

基站3100可以是与用户设备3200和/或其他基站通信的固定站。例如，基站3100可包括Node B、演进型Node B(eNB)、扇区、站点(site)、基站收发器系统(BTS)、接入点(AP)、中继节点、远端射频头(remote radio head，RRH)、射频单元(RU)、小小区(smallcell)等。用户设备3200可以是固定的或移动的，并可与基站3100通信以接收数据和/或控制信息。例如，用户设备3200可包括终端设备、移动站(MS)、移动终端(MT)、用户终端(UT)、用户站(SS)、手持装置等。如图14中所示，基站3100和用户设备3200可均包括多条天线，并可经由多输入多输出(MIMO)信道3300进行无线通信。

尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可对其进行各种修改。