阅读说明：本技术 用于相关电子开关（ces）器件操作的方法、系统和设备 (Methods, systems, and apparatus for Correlated Electron Switch (CES) device operation ) 是由 姆迪特·巴尔加瓦 格伦·阿诺德·罗森代尔 于 2018-05-10 设计创作，主要内容包括：本技术总体涉及用于操作相关电子开关(CES)器件的方法、系统和设备。在一个实施例中,通过控制施加到非易失性存储器器件的端子的电流和电压,能够在写入操作中将CES器件置于多个阻抗状态中的任一阻抗状态中。在一个实施方式中,CES器件可以被置于高阻抗或绝缘状态中或者两个或更多个可区分的低阻抗或导电状态中。(The present technology relates generally to methods, systems, and devices for operating Correlated Electron Switching (CES) devices. In one embodiment, a CES device can be placed in any one of a plurality of impedance states in a write operation by controlling current and voltage applied to terminals of the non-volatile memory device. In one embodiment, a CES device may be placed in a high impedance or insulating state or in two or more distinguishable low impedance or conductive states.)

用于相关电子开关(CES)器件操作的方法、系统和设备

技术领域

本技术总体涉及对存储器器件进行利用。

背景技术

非易失性存储器是这样的一类存储器：其中在将供应给设备的电源移除之后存储器单元或元件不会丢失其状态。例如，最早由可在两个方向上磁化的铁氧体环制成的计算机存储器是非易失性的。随着半导体技术发展到更高的微型化级别，铁氧体器件由更为人所熟悉的易失性存储器所取代，例如DRAM(动态随机存取存储器)和SRAM(静态RAM)。

一种非易失性存储器类型为电可擦除可编程只读存储器(EEPROM)器件，其具有较大的单元面积，并且可能需要在晶体管栅极上施加较强的电压(例如，从12.0至21.0伏)来进行写入或擦除。此外，擦除或写入时间通常约为几十微秒。利用EEPROM的一个限制因素是，擦除/写入周期的数目不得超过约600,000，或数量级为10⁵-10⁶。以一次擦除被称为闪存器件的EEPROM中的“页面(pages)”(例如，子阵列)的方式来使存储阵列扇区化，从而消除了半导体产业对EEPROM与非易失性晶体管之间的通道闸(pass-gate)开关晶体管的需求。在闪存器件中，为换取速度和更高的位密度，牺牲掉了保持随机存取(对单个位进行擦除/写入)的能力。

近来，FeRAM(铁电RAM)提供了低功率、相对高的写入/读取速度、以及超过100亿次读取/写入周期的耐久性。类似地，磁存储器(MRAM)提供了较高的写入/读取速度与耐久性，但具有较高的成本溢价和较大的功耗。这些技术都无法达到例如闪存器件的密度。因此，闪存仍为非易失性存储器的首选。但是，人们普遍认识到，闪存技术可能很难缩小到65纳米(nm)以下。因此，能被缩小至较小尺寸的新型非易失性存储器器件正被积极地寻求着。

所考虑的用来替代闪存器件的技术包括基于某些这样的材料的存储器：展现出与材料的相变(至少部分地通过晶体结构中长程有序的原子来确定)相关联的电阻变化。在一种被称为相变存储器(PCM/PCRAM)器件的可变电阻存储器中，电阻随着存储器元件短暂地熔化然后冷却至导电晶体状态或非导电非晶状态而发生变化。具代表性的材料各不相同，但可以包括GeSbTe，其中Sb和Te可以与元素周期表中具有相同或相似性质的其他元素互换。然而，由于这些基于电阻的存储器在导电状态和绝缘状态之间的转变取决于物理结构现象(例如，在高达600摄氏度的温度下熔化)并且由于不能对返回到固态充分进行控制以用于许多应用中的有用的存储器，因此这些基于电阻的存储器尚未被证明在商业上是有用的。

另一可变电阻存储器类别包括响应于初始高“形成”电压和电流以激活可变电阻功能的材料。这些材料可以例如包括：Pr_xCa_yMn_zO_ε，，其中x、y、z和ε的化学计量是变化的；过渡金属氧化物，例如CuO、CoO、Vo_x、NiO、TiO₂、Ta₂O₅；以及一些钙钛矿，例如Cr；SrTiO₃。这些存储器类型中的几种存在，并且属于电阻式RAM(ReRAM)或导电桥式RAMS(CBRAM)类别，以将它们与硫族化物类型的存储器区分开。假设这些RAM中的电阻开关至少部分归因于通过电铸(electroforming)工艺形成了连接顶部和底部导电端子的狭窄的导电路径或细丝(尽管这种导电细丝的存在仍是一个有争议的问题)。由于ReRAM/CBRAM的操作可能与温度密切相关，因此ReRAM/CBRAM中的电阻开关机制也可能与温度高度相关。另外，这些系统有可能随机地进行操作，因为细丝的形成与移动是随机的。其他类型的ReRAM/CBRAM在质量上也可能展现出不稳定性。此外，ReRAM/CBRAM中的电阻开关会在许多存储器周期上趋于疲劳。即，在多次改变存储器状态之后，导电状态和绝缘状态之间的电阻差可能会显著改变。在商用存储器器件中，这样的改变可能会使存储器不符合规格，进而使其不可用。

鉴于形成在时间和温度上均稳定的薄膜电阻开关材料的固有困难，切实可行的电阻开关存储器仍具挑战。此外，由于高电流、电铸、在合理的温度和电压范围内没有可测量的存储器读取或写入窗口、以及诸如随机行为之类的许多其他问题，迄今为止开发的所有电阻开关机制本质上都不适用于存储器。因此，在非易失性存储器领域中仍然需求针对下列各项的确定性：具有低功率、高速度、高密度和稳定性，并且特别地，这样的存储器能够缩小到特征尺寸远低于65纳米(nm)。

发明内容

简要而言，特定实施方式针对一种方法，该方法包括：将第一编程信号施加到相关电子开关(CES)的端子，以将CES置于两个或更多个低阻抗或导电状态中的第一特定低阻抗或导电状态中，该CES能够被置于高阻抗或绝缘状态以及两个或更多个低阻抗状态阻抗或导电状态中；响应于读取信号施加到CES的端子而测量或检测CES中的第一电流；并且至少部分地基于测量或检测到的CES中的电流，来确定CES处于两个或更多个低阻抗或导电状态当中的第一特定低阻抗或导电状态中。

另一特定实施方式针对一种设备，该设备包括：相关电子开关(CES)元件；写入电路，其被配置为将CES元件置于来自多个可检测状态当中的特定状态中，所述多个可检测状态包括高阻抗或绝缘状态以及两个或更多个低阻抗或导电状态。

附图说明

应理解，上述实施方式仅仅是示例实施方式，并且所要求保护的主题在这些示例实施方式的任何特定方面不一定受到限制。

在说明书的结论部分中特别指出并明确要求了保护的主题。然而，关于组织和/或操作方法及其目的、特征、和/或优点，如果结合附图来阅读，通过参考以下详细描述可以最好地被理解，在附图中：

图1A示出了根据实施例的CES器件的电流密度与电压的关系图；

图1B是根据实施例的CES器件的等效电路的示意图；

图2是根据实施例的存储器电路的示意图；

图3A和图3B是根据特定实施例的位单元的替代架构的示意图；

图4是根据实施例的能够处于三个或更多个阻抗状态中的CES器件的电流密度与电压的关系图；以及

图5是描绘根据实施例的操作的过程的流程图，这些操作可适用于能够被置于两个或更多个低阻抗或导电状态中的任一低阻抗或导电状态中的CES器件。

具体实施方式

在以下详细描述中参考构成本发明的一部分的附图，其中，贯穿以下详细描述相同的附图标记可以表示相同、类似和/或相似的相同部分。应理解，例如出于说明的简单和/或清楚的目的，附图不一定是按比例绘制的。例如，一些方面的尺寸可能相对于其他方面被夸大。此外，应理解，可以采用其他实施例。另外，在不脱离所要求保护的主题的情况下，可以进行结构改变和/或其他改变。本说明书中对“所要求保护的主题”的引用指代旨在由一个或多个权利要求或其任何部分涵盖的主题，并且不一定旨在指代完整的权利要求集、指代权利要求集的特定组合(例如，方法权利要求、产品权利要求等)、或指代特定权利要求项。还应注意，例如，可以使用诸如上、下、顶部、底部之类的方向和/或引用以便于对附图进行讨论，并且不旨在限制所要求保护的主题的应用。因此，以下详细描述不应被视为限制所要求保护的主题和/或等同物。

本公开的特定实施例并入了相关电子材料(CEM)以形成相关电子开关(CES)。在此上下文中，CES可以展现出由电子相关(electron correlation)而非固态结构相变(例如，相变存储器(PCM)器件中的晶体/非晶态，或电阻式RAM器件中的细丝形成和导电，如上文所讨论的)引发的突发导体/绝缘体转变。与熔融/凝固或细丝形成不同，CES中的突发导体/绝缘体转变可以是对量子力学现象的响应。在若干实施例中的任一实施例中，在CEM存储器器件中在导电状态和绝缘状态之间的这样的量子力学转变是能够被理解的。

CES在绝缘状态和导电状态之间的量子力学转变可以按照莫特转变来理解。在莫特转变中，如果发生莫特转变条件，则材料可以从绝缘状态切换到导电状态。该准则可以通过条件(n_c)^1/3a≈0.26来定义，其中n_c是电子的浓度，“a”是玻尔半径。如果达到临界载流子浓度，使得满足Mott准则，则可能会发生Mott转变，并且状态可能会从高电阻/电容改变为低电阻/电容。

可以通过电子局域化来控制莫特转变。当载流子被局域化时，电子之间的强大库仑相互作用会将材料的能带***，从而形成绝缘体。如果电子不再被局域化，则弱库仑相互作用可能会主导能带***，从而遗留下金属(导电)能带。有时这被解释为“拥挤的电梯”现象。虽然电梯中只有几个人，但是这些人可以轻松地走动，这类似于导电状态。另一方面，当电梯中达到一定的人群集中度时，乘客便不能移动，这类似于绝缘状态。然而，应理解，为说明目的所提供的该经典解释，就像对量子现象的所有经典解释一样，仅仅是不完整的类比，并且所要求保护的主题在这一方面不受限制。

电阻开关集成电路存储器可以包括：电阻开关存储器单元，该电阻开关存储器单元包含CES器件；写入电路，该写入电路用于依据提供给存储器单元的信号来将电阻开关存储器单元置于第一电阻状态或第二电阻状态中，其中，CES的电阻在第二电阻状态中比在第一电阻状态中高；以及读取电路，该读取电路用于感测存储器单元的状态并提供与所感测到的存储器单元的状态对应的电信号。在特定实施方式中，CES器件可以响应于在CES器件的大部分体积中的莫特转变来切换电阻状态。在实施例中，CES器件可以包含选自包括以下各项的组的材料：铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铑、钌、银、钽、锡、钛、钒、和锌(它们均可以与诸如氧之类的阳离子或其他类型的配体键合)，或者它们的组合。

在特定实施例中，CES器件可以形成为“CEM随机存取存储器(CeRAM)”器件。在此上下文中，CeRAM器件包括这样的材料：可以至少部分地基于利用量子力学的莫特转变所进行的该材料的至少一部分在导电状态和绝缘状态之间的转变而使该材料能够在多个预定的、可检测的存储器状态之间或当中进行转变。在此上下文中，“存储器状态”意指存储器器件的可检测状态，可检测状态指示值、符号、参数或条件，此处仅提供一些示例。在一个特定实施方式中，如下所述，可以至少部分地基于在读取操作中在存储器器件的端子上检测到的信号来检测存储器器件的存储器状态。在另一特定实施方式中，如下所述，可以通过在“写入操作”中在存储器器件的端子两端施加一个或多个信号，来将存储器器件置于表示或存储特定值、符号或参数的特定存储器状态中。

在特定实施方式中，CES元件可以包括夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，该材料可以在前述的导电和绝缘存储器状态之间转变。如下面在特定示例实施方式中所讨论的，可以通过在导电端子两端施加的具有电压V_reset和电流I_reset的第一编程信号，来将夹在端子之间的CES元件的材料置于绝缘或高阻抗存储器状态中，或者通过在端子两端施加的具有电压V_set和电流I_set的第二编程信号，来置于导电或低阻抗存储器状态中。在此上下文中，应理解，诸如“导电或低阻抗”存储器状态和“绝缘或高阻抗”存储器状态的术语是相对术语，并且并不特定于阻抗或电导率的任何特定量或值。例如，在一个实施例中，当存储器器件处于被称为绝缘或高阻抗存储器状态的第一存储器状态中时，该存储器器件的导电性比该存储器器件在第二存储器状态(其被称为导电或低阻抗存储器状态)中的低(或更绝缘)。此外，如下文关于特定实施方式所讨论的，CES可以被置于不同的且可区分的两个或更多个低阻抗或导电状态中的任一低阻抗或导电状态中。

在特定实施方式中，CeRAM存储器单元可以包括形成在半导体上的金属/CEM/金属(M/CEM/M)堆。这样M/CEM/M堆可以例如形成在二极管上。在示例中，这样的二极管可以选自由以下两项组成的组：结型二极管和肖特基二极管。在此上下文中，应理解“金属”意指导体，即，任何起金属作用的材料，例如包括多晶硅或掺杂半导体。

图1A示出了根据实施例的CES器件或CES元件的端子(未示出)两端的电流密度与电压的关系图。至少部分地基于施加到CES器件的端子的电压(例如，在写入操作中)，可以将CES置于导电状态或绝缘状态中。例如，施加电压V_set和电流密度J_set可以使CES器件处于导电存储器状态中，并且施加电压V_reset和电流密度J_reset可以使CES器件处于绝缘存储器状态中。在CES置于绝缘状态或导电状态中之后，可以通过施加电压V_read(例如，在读取操作中)并通过检测CeRAM器件的端子处的电流或电流密度来检测CES器件的特定状态。

根据实施例，图1A的CES器件可以包括任何过渡金属氧化物(TMO)(例如钙钛矿)、莫特绝缘体、电荷交换绝缘体、以及安德森无序绝缘体。在特定实施方式中，CEM器件可由诸如以下项之类的开关材料形成：氧化镍、氧化钴、氧化铁、氧化钇、氧化钛钇、和钙钛矿(例如掺杂铬的钛酸锶、钛酸镧)、以及锰酸盐族(包括镨锰酸钙和镧锰酸镧)，此处仅提供一些示例。特别地，掺入具有不完整“d”和“f”轨道壳层的元素的氧化物可以展现出供在CEM器件中使用的足够的电阻开关特性。在实施例中，可以在没有电铸的情况下制备CES器件。在不脱离所要求保护的主题的情况下，其他实施方式可以采用其他过渡金属化合物。例如，{M(chxn)₂Br}Br₂，其中M可以包括Pt、Pd、或Ni，并且chxn包括1R,2R-环己二胺，并且在不脱离所要求保护的主题的情况下，可以使用其他这样的金属配合物。

图1A的CES器件可以包括作为TMO金属氧化物的可变电阻材料的材料，尽管应理解，这些仅是示例性的，并不旨在限制所要求保护的主题。特定实施方式也可以采用其他可变电阻材料。氧化镍NiO作为一种特定TMO被公开。本文讨论的NiO材料可以掺杂有可以稳定可变电阻性质的外在配体。特别地，本文公开的NiO可变电阻材料可以包括含碳配体，其可由NiO(C_x)来表示。在此，本领域技术人员可以简单地通过平衡化合价来确定用于任何特定的含碳配体以及含碳配体与NiO的任何特定组合的x值。在另一特定示例中，掺杂有外在配体的NiO可以表示为NiO(L_x)，其中L_x可以指示配体元素或化合物，且x可以指示用于一个单位的NiO的配体的单位数目。本领域技术人员可以简单地通过平衡化合价来确定用于任何特定的配体以及配体与NiO或任何其他过渡金属的任何特定组合的x值。

如果施加足够的偏压(例如，超过能带***电势)并且满足上述莫特条件(注入的电子空穴＝切换区域中的电子)，则CES器件可以经由莫特转变迅速从导电状态切换到绝缘状态。这可能发生在图1A的关系图中的点108处。此时，电子不再被屏蔽并变得局域化。这种相关性可导致强的电子-电子相互作用电势，该电子-电子相互作用电势使能带***，从而形成绝缘体。当CES器件仍处于绝缘状态时，可能会由于电子空穴的传输而生成电流。如果在CES的端子两端施加足够的偏压，则电子可能会超越MIM器件的势垒被注入到金属-绝缘体-金属(MIM)二极管中。如果注入了足够多的电子并且在端子两端施加了足够的电势，以使CES器件处于特定的低阻抗或导电状态中，则电子的增加可能会使电子屏蔽并将电子局域化解除，这可能会使形成金属的***能带的电势塌缩。

根据实施例，通过外部施加的“符合性(compliance)”条件(至少部分地基于在写入操作期间限制的外部电流来确定)来控制CES器件中的电流，以将CES器件置于导电或低阻抗状态中。该外部施加的符合性电流还可以为随后的重置操作设置电流密度的条件，以将CES置于高阻抗或绝缘状态中。如图1A的特定实施方式中所示，在点116处在写入操作期间施加的以将CES器件置于导电或低阻抗状态中的电流密度J_comp可以确定在随后的写入操作中将CES器件置于绝缘或高阻抗状态中的符合性条件。如图所示，随后可以通过在点108处的电压V_reset下施加电流密度J_reset≥J_comp来将CES器件置于绝缘状态中，其中J_comp是外部施加的。

因此，符合性可以设置将被用于由莫特转变的空穴“捕获”的CES器件中的电子的数目。换句话说，在写入操作中施加以将CES器件置于导电存储器状态中的电流可以确定以用于随后将CEM器件转变为绝缘存储器状态要被注入CEM器件中的空穴的数目。

如上文所指出的，重置条件可响应于点108处的莫特转变而发生。如上文所指出的，这样的莫特转变可能在CES器件中的如下条件下发生：电子浓度n等于电子空穴浓度p。该条件可根据如下表达式(1)进行建模：

其中：λ_TF是托马斯费米(Thomas Fermi)屏蔽长度，并且C是常数。

根据实施例，图1A所示的关系图的区域104中的电流或电流密度可响应于由于施加在CEM器件的端子两端的电压信号的空穴注入而存在。在此，空穴的注入可以满足对于由于施加在CEM器件的端子两端的临界电压V_MI而在电流I_MI下导致的导电状态到绝缘状态转变的莫特转变准则。这可根据如下表达式(2)进行建模：

Q(V_MI)＝qn(V_MI) (2)

()其中Q(V_MI)(是)注入的电荷(空穴或电子)并且是关于所施加的电压的函数。

注入电子空穴以使得莫特转变能够发生在能带之间并且能够对临界电压V_MI和临界电流I_MI进行响应。根据表达式(1)，通过将电子浓度n与电荷浓度等同，使得由表达式(2)中的I_MI注入的空穴引起莫特转变，可以根据如下表达式(3)来对这样的临界电压V_MI与托马斯费米屏蔽长度λ_TF的依赖关系进行建模：

其中：

A_CeRam是CES元件的横截面积；并且

J_reset(V_MI)是要在临界电压V_MI下施加到CES元件以将CES元件置于绝缘状态中的通过CES元件的电流密度。

根据实施例，可以通过注入足够数目的电子以满足莫特转变准则来将CES元件置于导电存储器状态中(例如，通过从绝缘存储器状态进行转变)。

在将CES转变为导电存储器状态时，由于已经注入了足够的电子并且CES器件的端子两端的电势克服了临界切换电势(例如V_set)，注入的电子开始屏蔽和将双占电子(double-occupied electrons)去局域化，以扭转歧化反应并关闭带隙。可以根据如下表达式(4)来表示用于在实现到导电存储器状态的转变的临界电压V_IM下将CES转变到导电存储器状态的电流密度J_set(V_IM)：

Q(V_IM)＝qn(V_IM)

其中，

a_B是玻尔半径。

根据实施例，可以将用于在读取操作中检测CES器件的存储器状态的“读取窗口”102设置为当CES器件处于绝缘状态中时的图1A的关系图中的部分106与当CES器件在读取电压V_read处于导电状态中时的图1A的关系图中的部分104之差。在特定实施方式中，读取窗口102可以用于确定构成CES器件的材料的托马斯费米屏蔽长度λ_TF。例如，根据如下表达式(5)，在电压V_reset下，电流密度J_reset和J_set可以相关：

在另一实施例中，可以将用于在写入操作中将CES器件置于绝缘或导电存储器状态中的“写入窗口”110设置为V_reset(在J_reset下)与V_set(在J_set下)之差。建立|V_set|>|V_reset|实现了在导电状态和绝缘状态之间切换。V_reset可以大约处于由相关性引起的能带***电势，并且V_set可以大约是能带***电势的两倍。在特定实施方式中，可以至少部分地基于CES器件的材料和掺杂来确定写入窗口110的大小。

CES器件中的从高电阻/电容到低电阻/电容的转变可以由CES器件的奇异阻抗来表示。图1B描绘了诸如可变阻抗器件124之类的示例可变电阻器件(诸如CES器件)的等效电路的示意图。如所提及的，可变阻抗器件124可以包括可变电阻和可变电容两者的特性。例如，在实施例中，可变电阻器件的等效电路可以包括与可变电容器(比如可变电容器128)并联的可变电阻器(比如可变电阻器126)。当然，尽管可变电阻器126和可变电容器128在图1B中被描绘为包括分立部件，但是诸如可变阻抗器件124之类的可变阻抗器件可以包括基本上均质的CES，其中，CES元件包括可变电容和可变电阻的特性。下面的表1描绘了示例可变阻抗器件(例如可变阻抗器件100)的示例真值表。

电阻	电容	阻抗
			R<sub>高</sub>(V<sub>施加</sub>)	C<sub>高</sub>(V<sub>施加</sub>)	Z<sub>高</sub>(V<sub>施加</sub>)
R<sub>低</sub>(V<sub>施加</sub>)	C<sub>低</sub>(V<sub>施加</sub>)～0	Z<sub>低</sub>(V<sub>施加</sub>)

表1

在图1A的CES的特定实施方式中，CES可以被置于如下两个不同的阻抗状态中的任一个阻抗状态中：响应于设置操作的低阻抗或导电状态以及响应于重置操作的高阻抗或绝缘状态。根据实施例，除了高阻抗或绝缘状态之外，CES还可以被置于两个或更多个可区分的低阻抗或导电状态中。同样地，CES可以在写入操作中被编程为处于三个或更多个可区分的阻抗状态中的任一阻抗状态中。这可以扩展CES的用途，使其不仅可以表示二元状态。

图2是根据实施例的存储器电路的示意图。位单元电路200可以包括包含CES器件的一个或多个的存储器元件(例如，非易失性存储器元件)。在此上下文中，本文中所称的“位单元”或“位单元电路”包括能够将值、符号或参数表示为状态的电路或电路的一部分。例如，位单元可以包括能够将值、符号或参数表示为存储器器件的存储器状态的一个或多个存储器器件。在特定实施方式中，位单元可以将值、符号或参数表示为单个位或多个位。

根据实施例，位单元电路200可以包括具有与上文结合图1A所讨论的CES器件的行为类似的行为的存储器元件。例如，位单元200中的存储器元件可通过在“写入操作”中独立地控制施加在存储器单元的端子两端的电压和电流而被置于特定的存储器状态(例如，两个或更多个可区分的导电或低阻抗存储器状态，或绝缘或高阻抗存储器状态)中。如下文在特定实施方式中所讨论的，可通过施加被控制以在存储器器件的端子两端提供临界电流和电压以将存储器器件置于特定的存储器状态中的信号，来执行这样的写入操作。在另一实施例中，可以通过响应于信号PRN的电压下降而闭合晶体管M0来对位线BL预充电以使位线BL与电压RVDD＝0.4V连接，来在“读取操作”中检测或感测位单元200中的存储器元件的存储器状态。晶体管M0随后可以响应于信号PRN的电压增加而断开，随后响应于信号RD_Col_Sel的电压增加而使晶体管M3闭合，以将位线BL连接至感测电路203。在此上下文中，“位线”包括这样的导体：可连接至存储器元件的至少一个端子以可在写入操作期间发送改变该存储器元件的存储器状态的信号或者在读操作期间发送指示该存储器元件的当前存储器状态的信号。感测电路203可以在读取操作中基于来自位线BL的通过晶体管M3的电流或电压的大小来检测位单元200中的存储器元件的存储器状态。输出信号可以具有指示位单元200的当前存储器状态的电压(例如，作为“1”、“0”或其他符号)。在读取操作的一个实施例中，为了检测存储器元件的当前存储器状态，可以控制施加在位单元200中的存储器元件的端子两端的信号的电压，以便不会存储器元件的当前存储器状态受检测影响而改变。

图3A和图3B是针对包括将特定存储器状态作为阻抗状态存储的CES器件或元件的位单元电路的特定实施方式。虽然以下描述提供了CeRAM器件或非易失性存储器元件来作为位单元中能够维持存储器状态的器件的特定示例，但应理解，这些仅仅是示例实施方式。例如，应认识到，适用于除非易失性存储器器件或CeRAM器件以外的目的的CES可用于在写入操作中存储特定的存储器状态(例如，两个或更多个导电或低阻抗存储器状态，或绝缘或高阻抗存储器状态)，该存储器状态能够在随后的读取操作中被检测到，并且所要求保护的主题不限于CeRAM或非易失性存储器器件的实施方式。因此，图3A和图3B中所示的CES的位单元实施方式可以仅被视为CES的示例实施方式，并且在不脱离所要求保护的主题的情况下，可以对本公开的各方面进行不同的应用。

如上文在图1A中所指出的，可以基于施加到位线BL的特定电压和电流来改变或确定位单元200中的CES器件的存储器状态。例如，向位线BL提供具有电压V_reset和足够的电流I_reset的信号可以使位单元200的CES器件处于绝缘或高阻抗存储器状态。类似地，向位线BL提供具有电压V_set和足够的电流I_set的信号可以使位单元200的CES器件处于导电或低阻抗存储器状态。如可以从图1A看出，虽然电压V_set的大小大于电压V_reset的大小，但是电流I_set的大小小于电流I_reset的大小。

结合写入电路202执行的写入操作在本文中被描述为通过将“编程信号”施加到存储器器件的端子而将诸如CES元件之类的存储器器件置于多个预定存储器状态中的特定存储器状态的特定过程。预定存储器状态中的特定一者可以对应于要施加到存储器器件的特定电压电平(例如，V_set和V_reset)。类似地，预定存储器状态中的特定一者可以对应于要施加到存储器器件的特定电流水平(例如，I_set和I_reset)。因此，在特定实施例中，用于在写入操作中将CES器件置于特定存储器状态的编程信号可以被控制以具有与特定存储器状态对应的特定电压电平和电流电平。

如在以下特定实施方式中所述，在信号选择电路处可以至少部分地基于数据信号来选择具有用于编程信号的电压电平的电压信号，以将存储器器件置于预定存储器状态中。与信号选择电路连接的导电元件可以至少部分地基于数据信号，来在与预定存储器状态对应的电流水平下将电压信号选择性地连接至存储器器件或从存储器器件断开电压信号。在此上下文中，“导电元件”包括能够允许电流在两个节点之间通传的电路元件。在特定实施方式中，导电元件可以至少部分地基于特定条件来改变被允许在节点之间通传的电流。下文描述的特定实施方式采用FET来作为导电元件，以至少部分地基于施加到栅极端子的电压来允许电流在源极端子和漏极端子之间通传。但是，应理解，其他类型的器件，例如双极晶体管、二极管、可变电阻器等也可以用作导电元件，并且所要求保护的主题在这方面不受限制。在此上下文中，具有第一和第二端子的导电元件可以通过在第一和第二端子之间提供对于特定信号具有非常小的或可忽略的阻抗的导电路径来“连接”第一和第二端子。在一个特定示例实施方式中，导电元件可以至少部分地基于提供给导电元件的第三端子的信号(例如，基于施加到第三端子的电压或电流)来改变第一端子与第二端子之间的阻抗。在一个实施例中，导电元件可以响应于在第三端子上提供的信号而“闭合”，从而连接第一端子和第二端子。同样地，导电元件可以响应于在第三端子上提供的不同信号而“断开”，从而使第一端子与第二端子断开。在一个实施例中，处于断开状态的导电元件可以通过移除或破坏电路的第一部分与第二部分之间的导电路径来将电路的第一部分与电路的第二部分隔离。在另一实施例中，导电元件可以基于提供给第三端子的信号来在断开状态和闭合状态之间改变第一端子和第二端子之间的阻抗。

图3A和图3B的特定示例实施方式结合图2的示例实施方式能够在读取操作期间向非易失性存储器元件或CES的端子提供读取电压信号。在此，信号Wrt_Col_SeIN可以在读取操作期间降低以闭合FET M4并将读取电压信号连接至位线BL(除了在写入操作期间降低以将编程信号连接至位线BL)。在替代实施方式中(如下所述)，可以在位单元200处局部地生成读取电压，以在读取操作期间将其提供到存储器元件的端子。在这种情况下，可以在读取操作期间升高信号Wrt_Col_SeIN，以断开FET M4信号并将写入电路与位线BL断开。

图3A和图3B是根据特定实施例的用于位单元的替代架构的示意图。在读取操作的特定实施方式中，可以响应于字线上的电压信号，位线通过第一导电元件被连接至非易失性存储器(NVM)元件的端子。如上面所指出的，“非易失性存储器”包括集成电路器件，在该集成电路器件中，存储器单元或元件在提供给该器件的电源被移除后保持其存储器状态(例如，导电或低阻抗存储器状态，或绝缘或高阻抗存储器状态)。在此上下文中，“字线”包括导体，该导体用于传输信号以选择要在读取操作或写入操作中被访问的特定位单元或一组位单元。在特定示例实施方式中，可在读取或写入操作期间升高或降低字线上的信号的电压以选择或去选择要被连接至对应位线或位线组的特定位单元或位单元组。然而，应理解，这仅是字线的示例，并且所要求保护的主题在这方面不受限制。同样地，在此上下文中，“参考节点”包括电路中的这样的节点：维持在特定电压水平下或与电路中另一个节点维持特定电压差。在一个示例中，参考节点可以包括或连接至接地节点。在其他特定实施方式中，参考节点可以相对于接地节点的电压维持在特定电压下。

根据实施例，在将NVM元件置于第一存储器状态的第一写入操作中，响应于字线上的电压信号，位线可以通过导电元件被连接至NVM元件的第一端子。在第一写入操作中，可以在NVM元件的端子两端施加具有第一写入电压和第一写入电流的编程信号，以将NVM元件置于第一存储器状态(例如，绝缘或高阻抗存储器状态)中。在将NVM元件置于第二存储器状态中的第二写入操作中，响应于字线上的电压信号，位线可以通过第一导电元件再次连接至NVM元件的第一端子。第二写入操作可以在NVM元件的端子之间施加具有第二写入电压和第二写入电流的编程信号，以将NVM元件置于第二存储器状态(例如，来自多个可区分的低阻抗或导电状态当中的特定导电或低阻抗存储器状态)中。在特定实施方式中，NVM元件可以包括具有上文参考图1A讨论的一个或多个性质(其中，当|I_reset|>|I_set|时，|V_reset|<|V_set|)的CES元件或CeRAM元件。相应地，在图3A和图3B所示的特定示例中，第一写入电压的大小可以大于第二写入电压的大小，并且第一写入电流的大小可以小于第二写入电流的大小。在将NVM元件置于第二存储器状态之后，可以在读取操作中在NVM元件的端子两端施加第三电压(例如，V_read)以检测NVM元件的当前存储器状态。当在读取操作期间施加第三电压时，可以将第一端子与第二端子之间的电流限制为小于第一电流的大小(例如，|I_read|<|I_reset|)，以维持NVM元件的第二存储器状态(例如，导电或低阻抗存储器状态)。

在一个实施例中，NVM元件52包括在第一端子处连接至FET M1并且在第二端子处连接至位线BL2的CES元件。响应于施加到FET M1的栅极端子的字线电压WLB，M1可以在读取或写入操作期间将NVM元件52的第一端子连接至位线BL1。在一个特定实施方式中，位线BL2可连接至参考节点，例如接地节点(未示出)。在其他实施方式中，位线BL1和BL2可以包括互补位线，以在写入操作在跨NVM 52的第一和第二端子两端施加适当的电压(例如，V_set或V_reset)和电流(例如，I_set或I_reset)，以将NVM 52置于所期望的存储器状态中，或者在读取操作中施加适当的电压(例如V_read)。在该特定示例实施方式中，BL2可以响应于字线信号电压而通过附加的导电元件(未示出)连接至写入电路。

如上面所指出的，写入电路可以至少部分地基于写入操作是将NVM元件52置于导电或低阻抗存储器状态中还是绝缘或高阻抗存储器状态中，来在写入操作中独立地控制施加到NVM元件52的信号的电压和电流。例如，对于将NVM元件52置于导电或低阻抗存储器状态中的写入操作，可以施加具有电压V_set和电流I_set的信号。同样地，对于将NVM元件52置于绝缘或高阻抗存储器状态中的写入操作，可以施加具有电压V_reset和电流I_reset的信号。如图1A所示，电压V_set的大小可以大于电压V_reset，而电流I_set的大小可以小于电流I_reset。如上文在特定实施方式中所讨论的，写入电路202可独立地控制电压和电流以向将位线提供将非易失性存储器器件置于导电或低阻抗存储器状态或绝缘或高阻抗状态的信号。

为了检测NVM元件52的当前存储器状态，M1可以将位线BL1连接至节点2，以在读取操作中在NVM 52的第一和第二端子两端施加读取电压V_read。当施加读取电压V_read时，随后可以感测(例如，在感测电路203处)流过位线BL1的电流以检测NVM元件52的电流状态。根据实施例，在读取操作期间流过NVM元件52的端子的电流的大小可以被限制为小于I_reset的大小。这可以为了防止在读取操作期间处于导电或低阻抗存储器状态的NVM元件52的电流状态意外转变为绝缘或高阻抗存储器状态。在读取操作期间流过NVM元件52的端子的电流可以例如通过控制在读取操作期间施加到FET M1的栅极的电压来控制。在图3B的特定实施方式中，FET M1是作为NFET进行配置的。在此，可以在写入操作期间施加提高的字线电压信号WL，以允许足够的电流流过NVM元件52，从而将NVM元件52置于特定存储器状态中。随后可以在读取操作期间降低字线电压信号WL的电压以限制流过NVM元件52的电流。替代地，将读取电压施加到位线BL1和/或BL2的电压源(例如，写入电路202)可以限制在读取操作期间流向位线BL1和/或BL2的电流。

图4是示出根据实施例的CES的操作的关系图。在特定实施方式中，图4可以表征NVM元件52在写入电路202和感测电路203的控制下的操作。如在特定示出的实施例中所示，CES可以被置于四个不同的阻抗状态中的任一阻抗状态中，其中一个处于高阻抗或绝缘状态的阻抗状态并且三个处于不同的低阻抗或导电状态。可以通过在设置操作中施加具有区域414中的电压的编程信号来将图4中的CES置于低阻抗或导电状态中，或者可以通过施加具有区域412中的电压的编程信号来将图4中的CES置于高阻抗或绝缘状态中。另外，如下文在特定实施方式中所讨论的，图4的CES还可以被置于三个不同的、可区分的导电或低阻抗状态中的任一导电或低阻抗状态中。

如上文所讨论的，可以通过在CES的端子上施加具有电压V_reset和电流I_reset的编程信号，来在写入操作中将图4的CES置于高阻抗或绝缘状态中。如上文所指出的，为了在重置操作中将图4的CES成功地置于高阻抗或绝缘状态中，被施加到CES的编程信号可以包括在重置窗口412处的电压V_reset和超过先前编程以在设置操作中将图4的CES置于低阻抗或绝缘状态中的电流的电流I_reset(例如，电流I_reset超过Icomp1、Icomp2和Icomp3)。在将CES置于高阻抗或绝缘状态中的这样的重置操作之后的图4的CES的行为可以根据关系图422进行建模。

另外，设置操作可以将图4的CES置于两个可区分的低阻抗或导电状态中的任一低阻抗或导电状态中。尽管图4示出了CES可以被置于三个不同的、可区分的低阻抗或导电状态中，但是应理解，在其他实施例中，在不脱离所要求保护的主题的情况下，CES可以被置于两个可区分的低阻抗或导电状态中，或者四个或更多个可区分的低阻抗或导电状态中。在当前示出的实施例中，可以通过施加相应的编程信号来在设置操作中将图4中的CES置于三个低阻抗或导电状态中的任一低阻抗或导电状态中，以表现为由曲线416、418或420所描绘的行为。

如上文所指出的，CES可以包括在端子之间形成的相关电子材料(CEM)。在一个实施例中，CES的不同的低阻抗或导电状态可以至少部分地通过在设置操作之后在CES的端子之间形成的CEM中的电子的密度或浓度来区分。在此，在CES中形成的CEM中较高的电子密度或电子浓度可以赋予较低的阻抗或较高的电导率。例如，CES的第一低阻抗或导电状态(例如，在第一设置操作之后)可以具有CEM中的局域化电子的第一密度或浓度，而CES的第二低阻抗或导电状态(例如，在第二设置操作之后)可以具有CEM中的电子的第二密度或浓度。如果电子的第一密度或电子浓度高于电子的第二密度或电子浓度，则第一低阻抗或导电状态可能会展现出比第二低阻抗或导电状态更高的电导率/更低的阻抗。如本文所讨论的，第一与第二低阻抗或导电状态的阻抗差可以实现在不同的存储器状态(例如，表示不同的值、参数、条件或符号)之间进行检测。

根据实施例，在设置操作中被施加到图4的CES的端子的编程信号可以具有设置窗口414中的电压V_set。为了将图4的CES置于特定的、可区分的低阻抗或导电状态(例如，由曲线416、418或420来表征)中，在设置操作中的编程信号可以在CES的端子之间施加电流Icomp1，Icomp2或Icomp3。例如，在维持图4的CES的端子之间的电流Icomp3的同时，施加具有电压V_set的编程信号可以将CES置于由曲线420建模的阻抗状态中。同样地，在维持图4的CES的端子之间的电流Icomp2的同时，施加具有电压V_set的编程信号可以将CES置于由曲线418建模的阻抗状态中。最后，在维持图4的CES的端子之间的电流Icomp1的同时，施加具有电压V_set的编程信号可以将CES置于由曲线416建模的阻抗状态中。

根据实施例，由曲线416、418、420或422建模的四个阻抗状态中的任一阻抗状态可以通过施加读取窗口402处的读取电压V_read来检测。根据实施例，可以通过将预充电的位线(例如，由预充电电路201来预充电)连接至图4的CES的端子，来在读取操作中施加具有电压V_read的读取信号。感测电路(例如，感测电路203)可以响应于将读取信号作为点410处的电流Ird1、点408处的电流Ird2、点406处的电流Ird3或点404处的Ird4来施加而检测或测量通过图4的CES的电流。此处，如果响应于V_read的施加而检测到或测量出CES中的电流为Ird4，则可以推断出图4的CES处于高阻抗或导电状态中。同样地，如果检测到或测量出的电流分别处于对应的电流水平Ird1、Ird2或Ird3，则可以推断出图4的CES处于由曲线416、418或420建模的特定低阻抗或导电状态中。

根据实施例，图4的CES的由曲线416、418、420或422建模或描绘的不同阻抗状态可以表示或映射到如下面的表2中所示的四个不同的符号或值。如表2所示，图4中由曲线416、418、420或422建模或描绘的CES可分别响应于在读取操作中在Ron1/Ird1、Ron2/Ird2、Ron3/Ird3或Ron4/Ird4下施加V_read而具有可检测的阻抗/电流。在一种实施方式中，取决于将由低阻抗或导电状态表示的特定符号或值，写入操作可以施加具有特定电流Icomp1(例如，对于CES表示符号或值“00”)、特定电流Icomp2(例如，对于CES表示符号或值“01”)或特定电流Icomp3(例如，对于CES表示符号或值“10”)的编程信号。

可检测的阻抗/电流	符号或值
		Ron1/Ird1	00
Ron2/Ird2	01
		Ron3/Ird3	10
Roff/Ird4	11

表2

图5是根据实施例的将操作应用于具有图4所示行为的CES的过程的流程图。框502可以包括将编程信号施加到CES的端子。这样的编程信号可以由诸如写入电路202之类的写入电路生成。在此，在框502中施加的编程信号可以在设置窗口414中在CES的端子之间施加电压，同时维持CES的端子之间在Icomp1、Icomp2或Icomp3(取决于CES将被置于的特定低阻抗状态)处的电流。在表2的特定实施例中，例如，编程信号可以维持电流Icomp1、Icomp2或Icomp3，这取决于CES是表示符号或值“00”、“01”还是“10”。

框504可以包括响应于以电压V_read在CES端子上施加读取信号而检测或测量CES中的电流(例如，在感测电路203处)。例如，可以通过将CES的端子连接至预充电的位线(例如，由预充电电路201来预充电)来施加读取信号。框506然后可使在框504处检测到或测量出的电流(例如，Ird1、Ird2或Ird3)与相关联的低阻抗或导电状态相关联。如上文所指出的，相关联的低阻抗或导电状态还可以表示特定符号或值(例如，“00”、“01”或“10”)。

在整个说明书中，对一个实施方式、实施方式、一个实施例、实施例等的引用意指结合特定实施方式和/或实施例描述的特定特征、结构、和/或特性是包括在所要求保护的主题的至少一个实施方式和/或实施例中的。因此，例如，在整个说明书中的各个地方出现的这样的短语不一定旨在指代相同的实施方式或所描述的任何一个特定实施方式。此外，应理解，所描述的特定特征、结构、和/或特性能够在一个或多个实施方式以各种方式来组合，因此例如在预期的权利要求范围内。当然，这些问题和其他问题通常会上下文而变化。因此，描述和/或用法的特定上下文提供了有关要得出的推论的有帮助的指导。

尽管已经示出并描述了当前被认为是示例性特征是什么，但是本领域技术人员将理解，在不脱离所要求保护的主题的情况下，可以进行各种其他修改，并且可以替换等同物。另外，在不脱离本文描述的中心概念的情况下，可以做出许多修改以使特定情况适应所要求保护的主题的教导。因此，并非意在将所要求保护的主题限于所公开的特定示例，而是所要求保护的主题还可以包括落入所附权利要求及其等同物的范围内的所有方面。