阅读说明：本技术 检测半导体装置的故障的方法 (Method for detecting failure of semiconductor device ) 是由 崔芝影 詹瞻 金敏燮 金洲铉 姜成建 李化成 于 2019-03-14 设计创作，主要内容包括：提供了一种检测半导体装置的故障的方法,所述方法包括：在基底的有源区上形成有源鳍,所述有源鳍在第一方向上延伸；在有源鳍上形成栅极结构,所述栅极结构在与第一方向交叉的第二方向上延伸；在栅极结构的相对侧处的有源鳍的对应部分上形成源极/漏极层；形成电连接到源极/漏极层的布线；以及施加电压以测量源极/漏极层之间的漏电流。可以在有源区上形成仅一个或两个有源鳍。可以在有源鳍上形成仅一个或两个栅极结构。(There is provided a method of detecting a failure of a semiconductor device, the method including: forming an active fin on an active region of a substrate, the active fin extending in a first direction; forming a gate structure on the active fin, the gate structure extending in a second direction crossing the first direction; forming source/drain layers on corresponding portions of the active fin at opposite sides of the gate structure; forming a wiring electrically connected to the source/drain layer; and applying a voltage to measure a leakage current between the source/drain layers. Only one or two active fins may be formed on the active region. Only one or two gate structures may be formed on the active fin.)

检测半导体装置的故障的方法

于2018年6月18日在韩国知识产权局提交的第10-2018-0069597号且名称为“检测半导体装置的故障的方法”的韩国专利申请通过引用全部包含于此。

技术领域

实施例涉及检测半导体装置的故障的方法。

背景技术

可以通过芯片电特性拣选(EDS，Electrical Die Sorting)来检测半导体芯片的故障。然而，这样的工艺可能牵涉在产品开发过程中延长的反馈时间。

发明内容

实施例涉及一种检测半导体装置的故障的方法，所述方法包括：在基底的第一区域和第二区域上分别形成第一有源鳍和第二有源鳍；在第一有源鳍和第二有源鳍上分别形成第一栅极结构和第二栅极结构；在第一栅极结构的相对侧处的第一有源鳍的对应部分上形成第一源极/漏极层，并且在第二栅极结构的相对侧处的第二有源鳍的对应部分上形成第二源极/漏极层；形成分别与第一源极/漏极层和第二源极/漏极层电连接的第一布线和第二布线；以及通过向第二布线施加电压来检测第二源极/漏极层之间的漏电流。第一有源鳍可以在基底的第一区域中形成在第一有源区上，第二有源鳍可以在基底的第二区域中形成在第二有源区上，第一有源区和第二有源区分别具有比位于基底的第一区域和第二区域中的其它部分的上表面高的上表面。可以在第二有源区上形成仅一个或两个第二有源鳍。

实施例还涉及一种检测半导体装置的故障的方法，所述方法包括：在基底的有源区上形成有源鳍，有源鳍在第一方向上延伸；在有源鳍上形成栅极结构，栅极结构在与第一方向交叉的第二方向上延伸；在栅极结构的相对侧处的有源鳍的对应部分上形成源极/漏极层；形成电连接到源极/漏极层的布线；以及施加电压以测量源极/漏极层之间的漏电流。可以在有源区上形成仅一个或两个有源鳍。可以在有源鳍上形成仅一个或两个栅极结构。

实施例还涉及一种检测半导体装置的故障的方法，所述方法包括：去除基底的在第二方向上彼此间隔开的上部以形成在与第二方向交叉的第一方向上延伸的有源鳍；去除基底的一部分以及有源鳍中的一个或更多个有源鳍以形成在第一方向或第二方向上彼此间隔开的有源区，有源区中的每个包括有源鳍中的所述有源区上的有源鳍，有源区中的至少一个第一有源区包括位于所述有源区上的仅一个或两个有源鳍；在有源鳍上形成栅极结构，栅极结构在与第二方向上延伸；在栅极结构的相对侧处的有源鳍的对应部分上形成源极/漏极层；分别形成电连接到源极/漏极层的布线；以及将电压施加到与位于至少一个第一有源区上的有源鳍上的源极/漏极层电连接的布线中的一条或更多条以测量源极/漏极层之间的漏电流。

附图说明

通过参照附图详细描述示例实施例，特征对于本领域技术人员而言将变得明显。

图1至图27示出了根据示例实施例的制造半导体装置的方法和检测故障的方法中的阶段的平面图和剖视图。

图28示出了包括在有源区中的有源鳍的长度和有源鳍的数量与形成在有源鳍上的源极/漏极层的漏电流的关系的图。

图29示出了包括有源鳍的有源区之间的距离与形成在有源鳍上的源极/漏极层的漏电流的关系的图。

图30至图32示出了根据示例实施例的半导体装置的平面图。

具体实施方式

在下文中，将参照附图更充分地描述根据示例实施例的检测半导体装置的故障的方法。

图1至图27示出了根据示例实施例的制造半导体装置的方法和检测故障的方法的平面图和剖视图。

具体地，图1、图3、图6、图9、图12、图15和图19是平面图，图2、图4至图5、图7至图8、图10至图11、图13至图14、图16至图18以及图20至图27是剖视图。

图2、图4、图10、图13、图20和图24分别是沿对应平面图的线A-A'截取的剖视图，图5、图7、图11、图14、图16、图18、图21和图25分别是沿对应平面图的线B-B'截取的剖视图，图8、图17、图22和图26分别是沿对应平面图的线C-C'截取的剖视图，图23和图27分别是沿对应平面图的线D-D'截取的剖视图。

参照图1和图2，基底100可以包括第一区域I和第二区域II。基底100的第一区域I可以是其上形成有半导体装置的各种元件的芯片区域，基底100的第二区域II可以是围绕芯片区域并且稍后通过切割操作进行分离或去除的划线区域。

基底100可以是，例如，诸如半导体晶圆的晶圆。基底100可以包括例如硅、锗、硅-锗等的半导体材料，或者例如GaP、GaAs、GaSb等的III-V族化合物。在一些实施例中，基底100可以是绝缘体上硅(SOI)基底，或绝缘体上锗(GOI)基底。

可以对包括第一区域I和第二区域II的基底100的上部进行部分地蚀刻以形成第一凹进105，因此可以在基底100的第一区域I和第二区域II上分别形成从基底100的剩余部分向上突出的第一有源鳍102和第二有源鳍104。

第一有源鳍102和第二有源鳍104中的每个可以在与基底100的上表面基本平行的第一方向上延伸。可以在与基底100的上表面基本平行并且与第一方向交叉的第二方向上形成多个第一有源鳍102。可以在基底100的第二区域II上在第二方向上形成一个或多个第二有源鳍104。在示例实施例中，第一方向和第二方向可以彼此正交。

第一有源鳍102和第二有源鳍104可以在第二方向上分别具有第一宽度W1和第二宽度W2。在示例实施例中，第一宽度W1和第二宽度W2可以具有相同的值。

参照图3至图5，可以将第一掩模(未示出)形成为覆盖第一有源鳍102和第二有源鳍104以及基底100的与第一有源鳍102和第二有源鳍104相邻的部分，并且可以执行将第一掩模用作蚀刻掩模的蚀刻工艺以形成可以比第一凹进105深并且连接到第一凹进105的第二凹进110。

因此，可以在基底100的第一区域I和第二区域II中分别形成通过第二凹进110限定的第一有源区132和第二有源区134。

在示例实施例中，多个第一有源区132可以在第一方向上或第二方向上形成在基底100的第一区域I中，多个第二有源区134可以在第一方向上或第二方向上形成在基底100的第二区域II中。第一有源区132和第二有源区134中的每个可以具有比基底100的其它部分的上表面高的上表面，第一有源鳍102和第二有源鳍104可以分别从第一有源区132和第二有源区134的上表面向上突出。

在示例实施例中，第二有源区134中的至少一个可以包括位于其上的仅一个第二有源鳍104。例如，当在基底100的第二区域II上形成仅一个第二有源鳍104时，可以将第二凹进110形成为使得第二有源区134中的每个可以包括一个第二有源鳍104的一部分。当在基底100的第二区域II上形成多个第二有源鳍104时，可以将第二凹进110形成为使得第二有源区134中的至少一个可以包括第二有源鳍104中的仅一个第二有源鳍104的一部分。

第二有源区134中的包括位于其上的仅一个第二有源鳍104的至少一个第二有源区134可以在第一方向上具有第一延伸长度L1，因此第二有源鳍104中的所述仅一个第二有源鳍104也可以在第一方向上具有第一延伸长度L1。在示例实施例中，第二有源鳍104的第一延伸长度L1可以具有等于或小于第二有源鳍104的在第二方向上的第二宽度W2的约30倍的值。

图3示出了两个第二有源区134均包括位于其上的仅一个第二有源鳍104。第二有源区134可以在第一方向上彼此间隔开第一距离D1。在示例实施例中，第一距离D1可以具有等于或大于第二有源鳍104的在第二方向上的第二宽度W2的约30倍的值。

尽管未示出，但是当将第二有源区134形成为在第二方向上彼此间隔开时，第二有源区134之间的距离也可以具有等于或大于第二有源鳍104的在第二方向上的第二宽度W2的约30倍的值。

可以将隔离图案120(见图4)形成为覆盖第一凹进105(见图2)的下部和第二凹进110。

在示例实施例中，可以通过以下步骤形成隔离图案120：在基底100上形成隔离层以充分填充第一凹进105和第二凹进110，将隔离层平坦化直到暴露第一有源鳍102和第二有源鳍104的上表面，并且去除隔离层的上部直到暴露第一凹进105的上部。隔离图案120可以包括例如氧化硅的氧化物。

在示例实施例中，第一有源鳍102可以包括第一下有源图案102b和第一上有源图案102a，第一下有源图案102b的侧壁被隔离图案120围绕，第一上有源图案102a从隔离图案120的上表面突出，第二有源鳍104可以包括第二下有源图案104b和第二上有源图案104a，第二下有源图案104b的侧壁被隔离图案120围绕，第二上有源图案104a从隔离图案120的上表面突出。

参照图6至图8，可以在位于基底100的第一区域I上的第一有源鳍102和隔离图案120上形成在第二方向上延伸的第一虚设栅极结构172，可以在位于基底100的第二区域II上的第二有源鳍104和隔离图案120上形成在第二方向上延伸的第二虚设栅极结构174。

第一虚设栅极结构172和第二虚设栅极结构174可以通过下述步骤形成：在第一有源鳍102和第二有源鳍104以及隔离图案120上顺序地形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层，将虚设栅极掩模层图案化以在基底100的第一区域I和第二区域II上分别形成第一虚设栅极掩模162和第二虚设栅极掩模164，并且将第一虚设栅极掩模162和第二虚设栅极掩模164用作蚀刻掩模来顺序地蚀刻虚设栅电极层和虚设栅极绝缘层。

因此，可以在基底100的第一区域I上形成包括顺序堆叠的第一虚设栅极绝缘图案142、第一虚设栅电极152和第一虚设栅极掩模162的第一虚设栅极结构172，可以在基底100的第二区域II上形成包括顺序堆叠的第二虚设栅极绝缘图案144、第二虚设栅电极154和第二虚设栅极掩模164的第二虚设栅极结构174。

虚设栅极绝缘层可以包括例如氮化硅的氮化物，虚设栅电极层可以包括例如多晶硅，虚设栅极掩模层可以包括例如氮化硅的氮化物。

可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等来形成虚设栅极绝缘层。在示例实施例中，可以通过热氧化工艺来形成虚设栅极绝缘层，并且在这种情况下，可以仅在第一有源鳍102和第二有源鳍104中的每个的上表面上形成虚设栅极绝缘层。还可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等来形成虚设栅电极层和虚设栅极掩模层。

第一虚设栅极结构172和第二虚设栅极结构174中的每个可以在第二方向上延伸，并且可以在第一方向上形成多个第一虚设栅极结构172和第二虚设栅极结构174。在示例实施例中，可以在第二有源鳍104上形成仅一个第二虚设栅极结构174，所述第二有源鳍104可以在基底100的第二区域II中形成在第二有源区134中的至少一个上。图6示出了在第二有源鳍104中的每个上形成仅一个第二虚设栅极结构174。

参照图9至图11，在第一有源鳍102和第二有源鳍104以及隔离图案120上形成分隔件层以覆盖第一虚设栅极结构172和第二虚设栅极结构174之后，可以对分隔件层进行各向异性蚀刻以分别在第一虚设栅极结构172的在第一方向上的相对侧壁和第二虚设栅极结构174的在第一方向上的相对侧壁上形成第一栅极分隔件182和第二栅极分隔件184。可以分别在第一上有源图案102a的在第二方向上的相对侧壁和第二上有源图案104a的在第二方向上的相对侧壁上形成第一鳍分隔件192和第二鳍分隔件194。

分隔件层可以由例如氮化硅的氮化物形成。在示例实施例中，分隔件层可以具有包括顺序堆叠的多个层的结构，多个层中的每个可以包括例如氮化物或氧化物。

可以对分别位于第一栅极分隔件182的相对侧和第二栅极分隔件184的相对侧处的第一有源鳍102的上部和第二有源鳍104的上部进行蚀刻以分别形成第三凹进202和第四凹进204。

图11示出了对第一有源鳍102的第一上有源图案102a的仅部分和第二有源鳍104的第二上有源图案104a的仅部分进行蚀刻以分别形成第三凹进202和第四凹进204，使得第三凹进202的下表面和第四凹进204的下表面分别比第一下有源图案102b和第二下有源图案104b的上表面高。在另一示例实施例中，不仅对第一上有源图案102a和第二上有源图案104a，而且可以对第一下有源图案102b的部分和第二下有源图案104b的部分进行蚀刻以分别形成第三凹进202和第四凹进204，因此第三凹进202的下表面和第四凹进204的下表面可以分别比第一下有源图案102b的其上未形成有第三凹进202的部分的上表面和第二下有源图案104b的其上未形成有第四凹进204的部分的上表面低。

当形成第三凹进202和第四凹进204时，也可以部分地去除或完全去除分别位于第一上有源图案102a的在第二方向上的相对侧壁和第二上有源图案104a的在第二方向上的相对侧壁上的第一鳍分隔件192和第二鳍分隔件194。

在示例实施例中，可以通过用于形成第一栅极分隔件182和第二栅极分隔件184的蚀刻工艺来原位地执行用于形成第三凹进202和第四凹进204的蚀刻工艺。

参照图12至图14，可以形成第一源极/漏极层212和第二源极/漏极层214以分别填充第三凹进202和第四凹进204。

在示例实施例中，可以通过将分别由第三凹进202和第四凹进204暴露的第一有源鳍102的上表面和第二有源鳍104的上表面用作种子来执行选择性外延生长(SEG)工艺来形成第一源极/漏极层212和第二源极/漏极层214。

在示例实施例中，可以使用硅源气体、锗源气体、蚀刻气体和载体气体来执行SEG工艺，因此可以形成单晶硅锗层以用作第一源极/漏极层212和第二源极/漏极层214中的每个。在示例实施例中，可以使用p型杂质源气体来执行SEG工艺，因此可以形成掺杂有p型杂质的单晶硅锗层以用作第一源极/漏极层212和第二源极/漏极层214中的每个。

在另一示例实施例中，可以使用硅源气体、碳源气体、蚀刻气体和载体气体来执行SEG工艺，因此可以形成单晶碳化硅层作为第一源极/漏极层212和第二源极/漏极层214中的每个。在示例实施例中，可以使用n型杂质源气体来执行SEG工艺，因此可以形成掺杂有n型杂质的单晶碳化硅层，以用作第一源极/漏极层212和第二源极/漏极层214中的每个。在示例实施例中，可以使用硅源气体、蚀刻气体和载体气体来执行SEG工艺，因此可以形成单晶硅层作为第一源极/漏极层212和第二源极/漏极层214中的每个。在这种情况下，可以使用n型杂质源气体与上述气体一起来形成掺杂有n型杂质的单晶硅层。

第一源极/漏极层212和第二源极/漏极层214不仅可以在竖直方向上生长而且可以在水平方向上生长以填充第三凹进202和第四凹进204，并且可以分别与第一栅极分隔件182的侧壁和第二栅极分隔件184的侧壁接触。在示例实施例中，第一源极/漏极层212和第二源极/漏极层214中的每个可以具有沿着第二方向截取的具有五边形形状的剖面。

在示例实施例中，当有源鳍102中的在第二方向上设置的相邻的有源鳍102彼此靠近时，分别在相邻的有源鳍102上生长的第一源极/漏极层212可以彼此合并。图13示出了分别在两个相邻的有源鳍102上生长的两个第一源极/漏极层212彼此合并。在另一示例实施例中，可以生长多于两个第一源极/漏极层212以使其彼此合并。

可以在第一有源鳍102和第二有源鳍104以及隔离图案120上将覆盖第一虚设栅极结构172和第二虚设栅极结构174、第一栅极分隔件182和第二栅极分隔件184、第一鳍分隔件192和第二鳍分隔件194以及第一源极/漏极层212和第二源极/漏极层214的第一绝缘中间层220形成至足够高度。可以将第一绝缘中间层220平坦化直到分别暴露第一虚设栅极结构172的第一虚设栅电极152的上表面和第二虚设栅极结构174的第二虚设栅电极154的上表面。在平坦化工艺中，也可以去除第一虚设栅极掩模162和第二虚设栅极掩模164。

合并的第一源极/漏极层212与隔离图案120之间的空间可以不完全用第一绝缘中间层220填充，因此可以在其中形成气隙230。

第一绝缘中间层220可以包括例如氧化硅，例如，Tonen硅氮烷(Tonen silazene，TOSZ)。平坦化工艺可以通过例如化学机械抛光(CMP)工艺和/或回蚀刻工艺来执行。

参照图15至图17，在去除暴露的第一虚设栅电极152和第二虚设栅电极154以及其下方的第一虚设栅极绝缘图案142和第二虚设栅极绝缘图案144以形成暴露第一栅极分隔件182的内侧壁和第一有源鳍102的上表面的第一开口以及暴露第二栅极分隔件184的内侧壁和第二有源鳍104的上表面的第二开口之后，可以分别形成第一栅电极272和第二栅电极274以填充第一开口和第二开口。在示例实施例中，可以不移除而是保留第一虚设栅极绝缘图案142和第二虚设栅极绝缘图案144。

可以在分别通过第一开口和第二开口暴露的第一有源鳍102的上表面和第二有源鳍104的上表面、隔离图案120的上表面、第一栅极分隔件182的内侧壁和第二栅极分隔件184的内侧壁以及第一绝缘中间层220上依次形成栅极绝缘层和逸出功控制层，可以在逸出功控制层上形成栅电极层以填充第一开口和第二开口的剩余部分。栅极绝缘层可以包括例如具有高介电常数的金属氧化物，例如，氧化铪(HfO₂)、氧化钽(Ta₂O₅)、氧化锆(ZrO₂)等，逸出功控制层可以包括例如金属氮化物或金属合金，例如，氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽铝(TaAlN)等，栅电极层可以包括例如具有低电阻的金属，例如，铝(Al)、铜(Cu)、钽(Ta)等以及它们的金属氮化物。

可以将栅电极层、逸出功控制层和栅极绝缘层平坦化直到可以暴露第一绝缘中间层220的上表面。因此，可以在第一有源鳍102的上表面、隔离图案120的上表面和第一栅极分隔件182的内侧壁上形成顺序堆叠的第一栅极绝缘图案242和第一逸出功控制图案252，可以在第一逸出功控制图案252上形成第一栅电极262以填充第一开口的剩余部分。另外，可以在第二有源鳍104的上表面、隔离图案120的上表面和第二栅极分隔件184的内侧壁上形成顺序堆叠的第二栅极绝缘图案244和第二逸出功控制图案254，可以在第二逸出功控制图案254上形成第二栅电极264以填充第二开口的剩余部分。

顺序堆叠的第一栅极绝缘图案242、第一逸出功控制图案252和第一栅电极262可以形成第一栅电极结构272，并且第一栅电极结构272与第一源极/漏极层212一起可以形成第一晶体管。另外，顺序堆叠的第二栅极绝缘图案244、第二逸出功控制图案254和第二栅电极264可以形成第二栅电极结构274，并且第二栅电极结构274与第二源极/漏极层214一起可以形成第二晶体管。根据第一源极/漏极层212和第二源极/漏极层214的导电类型，可以分别将第一晶体管和第二晶体管用作PMOS晶体管或NMOS晶体管。

参照图18，在去除第一栅电极结构272的上部和第一栅极分隔件182的上部以及第二栅电极结构274的上部和第二栅极分隔件184的上部以分别形成第五凹进和第六凹进之后，可以形成第一覆盖图案282(见图19和图23)和第二覆盖图案284以分别填充第五凹进和第六凹进。

可以通过形成覆盖层来形成第一覆盖图案282和第二覆盖图案284以填充位于第一栅电极结构272和第二栅电极结构274、第一栅极分隔件182和第二栅极分隔件184以及第一绝缘中间层220上的第五凹进和第六凹进，将覆盖层平坦化直到暴露第一绝缘中间层220的上表面。

在示例实施例中，第一覆盖图案282和第二覆盖图案284可以包括氮化物，例如，氮化硅。

在下文中，第一栅电极结构272、覆盖第一栅电极结构272的侧壁的第一栅极分隔件182、覆盖第一栅电极结构272的上表面和第一栅极分隔件182的上表面的第一覆盖图案282可被称为第一栅极结构。另外，第二栅电极结构274、覆盖第二栅电极结构274的侧壁的第二栅极分隔件184、覆盖第二栅电极结构274的上表面和第二栅极分隔件184的上表面的第二覆盖图案284可被称为第二栅极结构。

参照图19至图23，可以在第一绝缘中间层220以及第一覆盖图案282和第二覆盖图案284上形成第二绝缘中间层290，可以将第三开口和第四开口形成为穿过第一绝缘中间层220和第二绝缘中间层290以分别暴露第一源极/漏极层212的上表面和第二源极/漏极层214的上表面，可以在通过第三开口暴露的第一源极/漏极层212上顺序地形成第一金属硅化物图案302和第一接触插塞312，并且可以在通过第四开口暴露的第二源极/漏极层214上顺序地形成第二金属硅化物图案304和第二接触插塞314。

可以在第一源极/漏极层212的暴露的上表面和第二源极/漏极层214的暴露的上表面、第三开口的侧壁和第四开口的侧壁以及第二绝缘中间层290的上表面上形成第一金属层，并且可以执行热处理工艺以分别在第一源极/漏极层212的上部和第二源极/漏极层214的上部上形成第一金属硅化物图案302和第二金属硅化物图案304。第一金属硅化物图案302和第二金属硅化物图案304可以包括例如硅化钛、硅化钴、硅化镍等。

在去除第一金属层的未反应部分之后，可以在第一金属硅化物图案302的上表面和第二金属硅化物图案304的上表面、第三开口的侧壁和第四开口的侧壁以及第二绝缘中间层290的上表面上形成第一阻挡层(未示出)，可以在第一阻挡层上形成第二金属层以填充第三开口和第四开口，并且可以将第二金属层和第一阻挡层平坦化直到暴露第二绝缘中间层290的上表面。

因此，可以在第一金属硅化物图案302上形成填充第三开口并且包括第一阻挡图案和第二金属图案的第一接触插塞312，可以在第二金属硅化物图案304上形成填充第四开口并且包括第二阻挡图案和第三金属图案的第二接触插塞314。第一阻挡图案和第二阻挡图案可以包括例如氮化钛、氮化钽，第二金属图案和第三金属图案可以包括金属，例如，钨、铜、铝。

图21示出了第一接触插塞312和第二接触插塞314不与第一栅极分隔件182的侧壁和第二栅极分隔件184的侧壁直接接触。在另一示例实施例中，第一接触插塞312和第二接触插塞314可以形成为分别与第一栅极分隔件182的侧壁和第二栅极分隔件184的侧壁自对准，因此可以分别与第一栅极分隔件182的侧壁和第二栅极分隔件184的侧壁接触。

可以在第二绝缘中间层290以及第一接触插塞312和第二接触插塞314上形成第三绝缘中间层320，可以将第五开口和第六开口形成为分别穿过第二绝缘中间层290和第三绝缘中间层320以及第一覆盖图案282和第二覆盖图案284以分别暴露第一栅电极262的上表面和第二栅电极264的上表面，并且可以在通过第五开口和第六开口暴露的第一栅电极262和第二栅电极264上分别形成第三接触插塞332和第四接触插塞334。

参照图24至图27，可以在第三绝缘中间层320以及第三接触插塞332和第四接触插塞334上形成第四绝缘中间层340，可以将第七开口和第八开口形成为穿过第三绝缘中间层320和第四绝缘中间层340以分别暴露第一接触插塞312的上表面和第二接触插塞314的上表面，可以在通过第七开口和第八开口暴露的第一接触插塞312和第二接触插塞314上分别形成第一通路352和第二通路354。另外，在将第九开口和第十开口形成为穿过第四绝缘中间层340以分别暴露第三接触插塞332的上表面和第四接触插塞334的上表面之后，可以在通过第九开口和第十开口暴露的第三接触插塞332和第四接触插塞334上分别形成第三通路356和第四通路358。

可以在第四绝缘中间层340以及第一通路至第四通路352、354、356和358上形成第五绝缘中间层360，可以将第十一开口至第十四开口形成为穿过第五绝缘中间层360以暴露分别第一通路至第四通路352、354、356和358的上表面，可以在通过十一开口至第十四开口暴露的第一通路至第四通路352、354、356和358上形成第一布线至第四布线372、374、376和378。第一布线至第四布线372、374、376和378中的每条可以在第一方向或第二方向上延伸。

可以在第五绝缘中间层360以及第一布线至第四布线372、374、376和378上形成第六绝缘中间层380，可以形成依次堆叠并延伸穿过第六绝缘中间层380以接触第一布线372的上表面的第五通路392和第五布线402以及依次堆叠并接触第二布线374的上表面的第六通路394和第六布线404。第五布线402和第六布线404中的每条可以在第一方向或第二方向上延伸。

尽管未示出，还可以形成顺序堆叠并延伸穿过第六绝缘中间层380以与第三布线376的上表面接触的第七通路和第七布线以及顺序堆叠并与第四布线378的上表面接触的第八通路和第八布线。

在示例实施例中，通过向第六布线404施加测试电压，可以检测通过第六通路394、第二布线374、第二通路354和第二接触插塞314电连接到第六布线404的第二源极/漏极层214的漏电流。例如，通过将测试电压施加到与位于第二有源区134中的包括位于其上的仅一个第二有源鳍104的至少一个第二有源区134上的第二源极/漏极层214电连接的第六布线404，可以检测漏电流。

在示例性实施例中，第二有源鳍104的在第一方向上的第一延伸长度L1可以具有等于或小于第二有源鳍104的在第二方向上的第二宽度W2的约30倍的值，包括位于其上的第二有源鳍104的第二有源区134与相邻的第二有源区134之间的第一距离D1可以具有等于或大于第二有源鳍104的第二方向上的第二宽度W2的约30倍的值。因此，第二有源鳍104在给定区域中的密度相对地非常低，因此第二有源鳍104可以受到来自覆盖第二有源鳍104的其它层结构的相对大的应力。结果，第二有源鳍104上的第二源极/漏极层214的漏电流可以具有相对大的值，并且可以容易地执行测量。

通过包括位于基底100的第二区域II上的第二有源鳍104、晶体管(包括第二有源鳍104上的第二栅极结构和第二源极/漏极层214以及第二接触插塞314)、第二布线374、第六通路394和连接到晶体管的第六布线404的测试元件组(TEG)结构，可以确定基底100的第一区域I中的第一源极/漏极层212的漏电流。

根据漏电流测量的结果，可以在工艺中针对是否要执行后续工艺尽早做出确定。例如，当测量到超过给定标准的漏电流时，可以终止制造，而当测量到低于给定标准的漏电流时，可以进一步执行后续工艺以完成半导体装置的制造。

在完成半导体装置的制造之后，可以通过例如在切割操作中去除基底100的第二区域II来制造多个半导体芯片，并且还可以去除在基底100的第二区域II上的TEG结构。

图28是示出包括在有源区中的有源鳍的长度和数量与有源鳍上的源极/漏极层的漏电流的关系的图。图29是示出包括有源鳍的有源区之间的距离与有源鳍上的源极/漏极层的漏电流的关系的图。

参照图28，可以看到，随着有源区中的有源鳍的数量增加到例如三个或更多，源极/漏极层的漏电流具有非常小的值。另外，当有源区中的有源鳍的数量小(例如，一个或两个)时，可以看到源极/漏极层的漏电流随着有源鳍的延伸长度增加到例如3X或更大而具有非常小的值。因此，当一个有源区包括非常少量的(例如，一个或两个)有源鳍，并且有源鳍中的每个的延伸长度具有小的值(例如，X或2X)时，有源鳍上的源极/漏极层的漏电流可以是大的。在示例实施例中，X可以具有有源鳍的宽度的约15倍的值，并且因此当延伸长度具有等于或小于有源鳍的宽度的约30倍时，可以发生高漏电流，便于漏电流的检测。

参照图29，可以看到，当一个有源区包括位于其上的大数量的有源鳍(例如，10个有源鳍)时，源极/漏极层的漏电流可以具有非常小的值而与有源鳍之间的距离无关。此外，可以看到，均包括位于其上的仅一个有源鳍的有源区随着它们之间的距离增加到例如1.25Y或更大而具有大的漏电流值。在示例实施例中，Y可以具有有源鳍的宽度的约24倍的值，并且因此当有源鳍之间的距离具有等于或大于有源鳍的宽度的约30倍的值时，可以发生高漏电流，便于漏电流的检测。

参照图28和图29，可以看到给定区域中包括的有源鳍的密度越低，有源鳍上的源极/漏极层的漏电流就可以越大(不受理论约束，这可能是由于从围绕有源鳍的层结构接收的应力增加而引起的)。因此，在可以在芯片区域中相对低的密度处形成的有源鳍附近可以发生相对高的漏电流，位于划线区域上的可以用于测量漏电流的TEG结构可以具有产生相对高的漏电流的结构，从而可以有效地检测漏电流。

图30至图32是示出根据示例实施例的半导体装置的平面图。具体地，图30至图32是对应于图19的平面图。

除了包括在一个第二有源区中的第二有源鳍的数量，第二有源鳍上的第二栅极结构的数量以及第二有源区之间的距离之外，这些半导体装置可以与图19中示出的半导体装置基本相同或相似。因此，同样的附图标记指示同样的元件，这里省略对其详细的描述。

参照图30，彼此间隔开的两个第二有源鳍104可以形成在一个第二有源区134上。如上所述，当一个或两个第二有源鳍104包括在一个第二有源区134上时，可以发生高漏电流，这可以便于漏电流的检测。

参照图31，彼此间隔开的两个第二栅极结构可以形成在一个第二有源区134上。因此，第二有源区134上的第二有源鳍104可以在第一方向上具有第二延伸长度L2。然而，第二延伸长度L2也可以具有等于或小于第二有源鳍104的在第二方向上的第二宽度W2的约30倍的值，并且因此可以发生高漏电流。

参照图32，均包括位于其上的一个第二有源鳍104并且在第一方向上布置的第二有源区134可以彼此间隔开第二距离D2。第二距离D2可以具有等于或小于第二有源鳍104的在第二方向上的第二宽度W2的约30倍的值，并且因此可以发生高漏电流。

上述半导体装置可以用于包括例如finFET、环栅(GAA)晶体管、多沟道晶体管(MBCFet)等的各种类型的存储器装置和系统中。

通过总结和回顾，可以在检测半导体芯片的故障的工艺中(例如，在in-FAB分析中)使用测试元件组(TEG)图案。然而，半导体芯片中包括的晶体管的源极与漏极之间的漏电流的原因可以是不同的。实现能够检测具有微小尺寸的3D结构的晶体管的漏电流的TEG图案可能存在重大挑战。

如上所述，实施例涉及一种检测晶体管的源极与漏极之间的漏电流的方法。在根据示例实施例的检测半导体装置的故障的方法中，划线区域上的TEG结构可以用于测量漏电流。TEG结构可以包括低密度的有源鳍，因此可以具有产生相对高的漏电流的结构，从而可以有效地检测漏电流。

在这里已经公开了示例实施例，虽然采用了特定的术语，但是将仅以一般的和描述性的含义来使用和解释它们，而不是为了限制的目的。在一些情形下，如本领域的普通技术人员将清楚的是，自提交本申请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离权利要求书中阐述的本发明的精神和范围的情况下，可以做出形式上和细节上的各种变化。