阅读说明：本技术 非周期四相z互补序列对信号的生成方法及装置 (Method and device for generating aperiodic four-phase Z complementary sequence pair signal ) 是由 李国军 曾悦 曾凡鑫 张力生 叶昌荣 于 2019-10-10 设计创作，主要内容包括：本发明属于通信系统技术领域,具体涉及通信系统中非周期四相Z互补序列对信号的生成方法及装置；所述方法包括将一组零相关区宽度为Z的非周期二元Z互补序列对(<U>a</U>,<U>b</U>)输入至串并转换器；将串并转换后的每个序列元素对应输出至一个符号转换器中；符号转换器对输入的序列元素进行处理后,输出至相乘电路中；相乘电路产生三路输出；加法器将序列<U>a</U>中每个序列元素的三路输出数据与序列<U>b</U>中每个序列元素的三路输出数据进行交错叠加,产生非周期四相Z互补序列对的各个序列元素；采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串转换,从而输出非周期四相Z互补序列对；本发明可应用于信号处理、通信系统和大规模集成电路测试等。(The invention belongs to the technical field of communication systems, and particularly relates to a method and a device for generating a non-periodic four-phase Z complementary sequence pair signal in a communication system; the method comprises the following steps of (1) enabling a group of non-periodic binary Z complementary sequence pairs with zero correlation zone width of Z a ， b ) Inputting the data to a serial-to-parallel converter; correspondingly outputting each serial element after serial-parallel conversion to a symbol converter; the symbol converter processes the input sequence elements and outputs the processed sequence elements to the multiplying circuit; the multiplication circuit generates three paths of outputs; the adder will sequence a Three-way output data and sequence of each sequence element b The three paths of output data of each sequence element are staggered and superposed to generate each sequence element of the non-periodic four-phase Z complementary sequence pair; adopting a parallel-serial converter to carry out parallel-serial conversion on each sequence element of the non-periodic four-phase Z complementary sequence pair, thereby outputting the non-periodic four-phase Z complementary sequence pair; the invention can be applied to signal processing,Communication systems and large scale integrated circuit testing, etc.)

非周期四相Z互补序列对信号的生成方法及装置

技术领域

本发明属于通信系统技术领域，涉及非周期四相Z互补序列对生成领域； 具体涉及通信系统中非周期四相Z互补序列对信号的生成方法及装置。

背景技术

非周期Z互补序列对由两条同长度的序列构成，其特点在于这两条序列的 非周期自相关函数的和在时移原点附近有一零相关区(zero correlation zone,简 称ZCZ)，在ZCZ区内，和具有像冲激函数的特征。特别地，当ZCZ区包含全 部异相关函数时，非周期Z互补序列对就退化为传统的非周期互补序列对，亦 称戈莱互补序列对。非周期Z互补序列对的数量远大于戈莱互补序列对。非周 期互补序列对广泛应用于通信的同步，也可作为雷达信号，等等。在2007年， 非周期二元Z互补序列对的概念被提出(P.Z.Fan,W.N.Yuan,andY.F.Tu, “Z-complementary binary sequences,”IEEE Signal Process.Lett.,vol.14,no.8, pp.509–512,Aug.2007)。2010年，非周期四相Z互补序列对的概念被定义(X.D. Li,P.Z.Fan,X.H.Tang,and L.Hao,“Quadriphase Z-Complementary Sequences”, IEICETrans.on Fundamentals,vol.E93-A,no.11,pp.2251-2257,Nov.2010)。

近年来，非周期二元Z互补序列对得到深入研究，已建立了较丰富的非周 期二元Z互补序列对的理论。2011年，非周期二元Z互补序列对的存在性被讨 论(X.Li,P.Fan,X.Tang,and Y.Tu,“Existence ofbinary Z-complementarypairs,” IEEE SignalProcess.Lett.,vol.18,no.1,pp.63-66,Jan.2011.)。2014年，奇长度 和偶长度的非周期二元Z互补序列对的特性及构造方法被研究(Z.Liu,U. Parampalli,and Y.L.Guan,“Optimal odd-length binary Z-complementary pairs”, IEEE Trans.Inf.Theory,vol.60,no.9,pp.5768-5781,Sep.2014.)(Z.Liu,U. Parampalli,and Y.L.Guan,“Oneven-period binary Zcomplementary pairs with large ZCZs”,IEEE SignalProcess.Lett.,vol.21,no.,3,pp.284-287,Mar.2014.)。 2017年，基于广义布尔函数，一种新的构造非周期Z互补序列的方法被提出(C.Y. Chen,“A Novel Construction of Z-Complementary Pairs Based on Generalized Boolean Functions”,IEEE SignalProcess.Lett.,vol.24,no.7,pp.987-990,Jul. 2017.)。2018年，具有大ZCZ区的非周期二元Z互补序列对被构造(A.R. Adhikary,S.Majhi,Z.L.Liu,Y.L.Guan,“New Sets of Even-Length Binary Z-Complementary Pairs With Asymptotic ZCZ Ratio of3/4”,IEEESignal Process. Lett.,vol.25,nno.7,pp.970-973,May 2018.)。

相比之下，非周期四相Z互补序列对的研究非常薄弱。2010年，非周期四 相Z互补序列对的基本变换被研究(X.D.Li,P.Z.Fan,X.H.Tang,and L.Hao, “Quadriphase Z-Complementary Sequences”,IEICE Trans.on Fundamentals, vol.E93-A,no.11,pp.2251-2257,Nov.2010)。2016年，通过线性加权组合两个 非周期二元或四相Z互补序列对，新的非周期四相Z互补序列对被构造(X.D.Li, W.H.Mow,and X.H.Niu,“Newconstruction ofZ-complementarypairs”, Electronics Letters,vol.52,no.8,pp.609-611,Apr.2016)。

总之，现有技术中对于非周期四相Z互补序列对的构造方法很少，且不能 产生全部所需长度，构造过程较为复杂，实现过程较为困难等缺点。

发明内容

基于现有技术存在的问题，本发明的目的是提供一种结构简单、实现容易 的非周期四相Z互补序列对的产生方法及装置。

本发明要提供一种非周期四相Z互补序列对的产生方法，可以将已知的非 周期二元Z互补序列对转化为非周期四相Z互补序列对，所获得序列长度和ZCZ 区宽度各增大一倍，其非周期自相关函数在偶时移为二元序列对的二倍，在奇 时移全部为零的特点。

本发明的一种通信系统中非周期四相Z互补序列对信号的生成方法，所述 方法包括以下步骤：

S1、将一组零相关区宽度为Z的非周期二元Z互补序列对(a,b)输入至串并 转换器中进行串并转换，从而将序列对(a,b)的各个序列元素依次排列；

S2、将串并转换后的每个序列元素对应输出至一个符号转换器中；

S3、符号转换器对输入的序列元素进行处理后，输出至相乘电路中；所述 相乘电路产生三路输出；

S4、加法器将序列a中每个序列元素的三路输出数据与序列b中每个序列元 素的三路输出数据进行交错叠加，产生非周期四相Z互补序列对的各个序列元 素；

S5、采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串 转换，从而输出非周期四相Z互补序列对(u,v)。

另外，基于本发明的方法，本发明还提出了一种通信系统中非周期四相Z 互补序列对信号的生成装置，

所述装置包括时序控制电路以及由时序控制电路控制且顺次连接的非周期 二元Z互补序列对数据库、2N个输出的串并转换器、2N个符号转换器、2N组 相乘电路、4N个加法器、4N个输入的并串转换器和非周期四相Z互补序列对 数据库；

所述时序控制电路用于控制串并转换器和并串转换器清零，以及控制其余 单元顺次运作；

所述非周期二元Z互补序列对数据库用于产生长度为N的非周期二元Z互 补序列对；

2N个输出的串并转换器按照序列元素排列次序，将非周期二元Z互补序列 对的2N个序列元素拆分；

所述符号转换器用于转换串并转换器输出的符号；

所述相乘电路用于产生6N个序列元素；

所述加法器用于对非周期四相Z互补序列对的6N个序列元素进行交错叠 加，形成4N个非周期四相Z互补序列对的序列元素；

4N个输入的并串转换器将非周期四相Z互补序列对的4N个序列元素进行 并串转换，形成长度为2N的非周期四相Z互补序列对；

所述非周期四相Z互补序列对数据库用于存储长度为2N的非周期四相Z 互补序列对。

本发明的有益效果：

本发明通过任意选取长度为N、零相关区宽度为Z的非周期二元Z互补序 列对作为本发明的种子对，所获得的非周期四相Z互补序列对的非周期自相关 函数之和在偶时移是种子对的两倍，在奇时移全部为零，并且零相关区为2Z。 本发明可应用于信号处理、通信系统和大规模集成电路测试等。

附图说明

图1是本发明非周期四相Z互补序列对信号的生成方法的原理框图；

图2是本发明非周期四相Z互补序列对信号的生成方法中符号转换器的原 理框图；

图3是本发明通信系统中非周期四相Z互补序列对信号的生成装置的一种 电路结构原理图；

图4是本发明通信系统中非周期四相Z互补序列对信号的生成装置的另一 种优选电路结构图；

图5是本发明通信系统中非周期四相Z互补序列对信号的生成装置的电路 流程结构图；

图6是本发明通信系统中非周期四相Z互补序列对信号的生成装置的符号 转换器的一种结构图；

图7是本发明通信系统中非周期四相Z互补序列对信号的生成装置的相乘 电路的结构原理图；

图中，1、时序控制电路，2、非周期二元Z互补序列对数据库，3、串并转 换器，4、四相符号产生电路，5、并串转换器，6、非周期四相Z互补序列对数 据库。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本 发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅 是本发明一部分实施例，而不是全部的实施例。

如图1所示，在一种可实现方式中，本发明的一种通信系统中非周期四相Z 互补序列对信号的生成方法包括以下步骤：

S1、将一组零相关区宽度为Z的非周期二元Z互补序列对(a,b)输入至串并 转换器中进行串并转换，从而将序列对(a,b)的各个序列元素依次排列；

S2、将串并转换后的每个序列元素对应输出至一个符号转换器中；

S3、符号转换器对输入的序列元素进行处理后，输出至相乘电路中；所述 相乘电路产生三路输出；

S4、加法器将序列a中每个序列元素的三路输出数据与序列b中每个序列元 素的三路输出数据进行交错叠加，产生非周期四相Z互补序列对的各个序列元 素；

S5、采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串 转换，从而输出非周期四相Z互补序列对(u,v)。

其中，步骤S1中，可以根据用户的指标，任意选取长度为N、零相关区宽 度为Z的非周期二元Z互补序列对作为本发明的种子对，本实施例选择的非周 期二元Z互补序列对(a,b)中a＝(a₀,a₁,a₂,…,a_N-1)，b＝(b₀,b₁,b₂,…,b_N-1)；非周期二元 Z互补序列对的总长度为2N，N为正整数。

进一步的，所述符号转换器包括当输入的序列元素为“0”时，符号转换器 的输出为1，当输入的序列元素为“1”时，符号转换器的输出为-1。

作为一种可选方式，符号转换器采用一种开关电路。

作为一种可选方式，所述相乘电路包括分别以第一乘法系数、第二乘法系 数以及第三乘法系数对应的乘法电路形成的三路输出；其中，第一乘法系数与 第二乘法系数之间的和为1，且第一乘法系数与第二乘法系数为共轭复数；第三 乘法系数对应的输入为第三乘法系数对应的输出，且第三乘法系数为-1。

作为一个优选实施例，所述第一乘法系数为所述第二乘法系数为 j²＝-1。

作为一个优选实施例，步骤S4中交错叠加的优选过程包括将序列a的第i 个序列元素的第一路输出与序列b的第N-i-1个序列元素的第二路输出进行叠 加，形成序列四相非周期四相Z互补序列u的第2i个序列元素；将序列a的第 N-i-1个序列元素的第三路输出与序列b的第i个序列元素的第一路输出进行叠 加，形成序列四相非周期四相Z互补序列u的第2i+1个序列元素；将序列a的 第i个序列元素的第一路输出与序列b的第N-i-1个序列元素的第三路输出进行 叠加，形成序列四相非周期四相Z互补序列v的第2i个序列元素；将序列a的 第N-i-1个序列元素的第二路输出与序列b的第i个序列元素的第一路输出进行叠加，形成序列四相非周期四相Z互补序列v的第2i+1个序列元素； i＝(0,1,...,N-1)。

作为一种可实现方式，本实施例提供一种通信系统中非周期四相Z互补序 列对信号的生成装置，如图3所示，所述生成装置包括时序控制电路1、非周期 二元Z互补序列对数据库2、串并转换器3、四相符号产生电路4、并串转换器 5和非周期四相Z互补序列对数据库6。

该装置中，时序控制电路1对串并转换器3和并串转换器5清零，然后控 制电路单元2、3、4、5、6从左至右有序完成本单元工作。

时序控制电路1控制种子对(a,b)输入串并转换器3，串并转换器3的存储电 路从上到下依次储存序列元素或码元a₀,a₁,a₂,…,a_N-1,b₀,b₁,b₂,…,b_N-1，串并转换器3 共有2N路输出。

作为一种优选实施例，本实施例给出了优选的一种通信系统中非周期四相Z 互补序列对信号的生成装置，如图4所示，所述装置包括时序控制电路以及由 时序控制电路控制且顺次连接的非周期二元Z互补序列对数据库、2N个输出的 串并转换器、2N个符号转换器、2N组相乘电路、4N个加法器、4N个输入的并 串转换器和非周期四相Z互补序列对数据库。

所述时序控制电路用于控制串并转换器和并串转换器清零，以及控制其余 单元顺次运作；

所述非周期二元Z互补序列对数据库用于产生长度为N的非周期二元Z互 补序列对；

2N个输出的串并转换器按照序列元素排列次序，将非周期二元Z互补序列 对的2N个序列元素拆分；

所述符号转换器用于转换串并转换器输出的符号；

所述相乘电路用于产生6N个序列元素；

所述加法器用于对非周期四相Z互补序列对的6N个序列元素进行交错叠 加，形成4N个非周期四相Z互补序列对的序列元素；

4N个输入的并串转换器将非周期四相Z互补序列对的4N个序列元素进行 并串转换，形成长度为2N的非周期四相Z互补序列对；

所述非周期四相Z互补序列对数据库用于存储长度为2N的非周期四相Z 互补序列对。

作为一种可实现方式，如图5所示，在前2N个加法器中，第2i个加法器 对前N个乘法电路中的第i个相乘电路的第一路输出与后N个乘法电路中的第 N-i-1相乘电路的第二路输出进行叠加，形成非周期四相Z互补序列对的前2N 个元素中的第2i个序列元素，第2i+1个加法器对前N个乘法电路中的第N-i-1 个相乘电路的第三路输出与后N个乘法电路中的第i个相乘电路的第一路输出 进行叠加，形成非周期四相Z互补序列对的前2N个元素中的第2i+1元素；在 后2N个加法器中，第2i个加法器将前N个乘法电路中的第i个相乘电路的第一路输出与后N个乘法电路中的第N-i-1个相乘电路的第三路输出进行叠加，形 成非周期四相Z互补序列对的后2N个元素中的第2i个序列元素，第2i+1个加 法器将前N个乘法电路中的第N-i-1个乘法电路的第二路输出与后N个乘法电 路中的第i个乘法电路的第一路输出进行叠加，形成非周期四相Z互补序列对的 后2N个元素中的第2i+1个序列元素；i＝(0,1,...,N-1)；N表示非周期二元Z互 补序列对的长度，且为正整数。

可选的，并串转换器的输入u_2i＝c_i0+d_N-1-i,1，u_2i+1＝d_i0+c_N-1-i,2，v_2i＝c_i0+d_N-1-i,2，v_2i+1＝d_i0+c_N-1-i,1(i＝0,1,2,…,N-1)；

作为一种可实现方式，如图5所示，所述符号转换器包括顺次连接的一个 乘法器和一个加法器。

作为一种可实现方式，如图6所示，所述相乘电路包括三个乘法器，三个 乘法器依次对应一路输出，从而形成三路输出；其中，第一乘法器的第一乘法 系数与第二乘法器的第二乘法系数之间的和为1，且两个乘法系数为共轭复数； 第三乘法器的输入为第二乘法器的输出，且第三乘法器的第三乘法系数为-1。

码元a_i(i＝0,1,2,…,N-1)对应的相乘电路的第一路输出记为c_i,0，第二路输出记为c_i,1，第三路输出记为c_i,2，码元b_i(i＝0,1,2,…,N-1)对应的相乘电路的第一路输出 记为d_i,0，第二路输出记为d_i,1，第三路输出记为d_i,2，即，

其中，j²＝-1；

另外，利用加法器对上述码元进行交错叠加，从而产生u_2i＝c_i0+d_N-1-i,1， u_2i+1＝d_i0+c_N-1-i,2，v_2i＝c_i0+d_N-1-i,2，v_2i+1＝d_i0+c_N-1-i,1(i＝0,1,2,…,N-1)的值，分别作 为并串转换器5的输入并储存于对应u_k(k＝0,1,2…,2N-1)和v_k(k＝0,1,2…,2N-1)。

进一步的，在时序控制电路1控制下，将前2N个并串转换器5输出的序列 作为序列u，后2N个并串转换器输出的序列作为序列v，从而形成了序列对(u,v)， 即本发明以种子对(a,b)产生的非周期四相Z互补序列对(u,v)，可将序列对送入 非周期四相Z互补序列对数据库6储存。

在一个优选实施例中，本发明中在时序控制电路1控制下，生成装置的电 路工作结束，或回到非周期二元Z互补序列对数据库2产生非周期二元Z互补 序列对的过程，依照控制电路单元即非周期二元Z互补序列对数据库2、串并转 换器3、四相符号产生电路4、并串转换器5和非周期四相Z互补序列对数据库 6的过程，继续产生并存储所需的非周期四相Z互补序列对。

为了对本发明所产生的非周期四相Z互补序列对有效性进行说明，本发明 给出以下推导过程，包括：

计算出各个码元对应的相乘电路的各路输出，如下：

因此，进一步得到：

记a'＝(a_N-1,a_N-2,…,a₁,a₀)，b'＝(b_N-1,b_N-2,…,b₁,b₀)；

因此，有非周期相关函数：

于是，序列对(u,v)的非周期自相关函数为：

C_u,u(2τ₀)＝C_a,a(τ₀)+C_b,b(τ₀)(τ₀＝0,1,2,…,N-1)

C_u,u(2τ₀+1)＝0(τ₀＝0,1,2,…,N-1)

C_v,v(2τ₀)＝C_a,a(τ₀)+C_b,b(τ₀)(τ₀＝0,1,2,…,N-1)

C_v,v(2τ₀+1)＝0(τ₀＝0,1,2,…,N-1)

最后，得到

明显地，当种子对(a,b)是长度为N、ZCZ宽度为Z的非周期二元Z互补序 列对时，本发明产生的序列对(u,v)就是长度为2N、ZCZ宽度为2Z的非周期四相 Z互补序列对。

为了便于理解，本实施例给出了一个具体的实例来说明。

取如下长度N＝18、ZCZ区宽度Z＝13的非周期二元Z互补序列对(a,b)作为 种子对。

a＝[1，0，0，0，1，0，0，1，0，1，0，1，1，1，0，0，0，1]；

b＝[0，0，0，0，1，1，1，0，1，1，0，1，1，0，1，1，1，1]；

(a,b)有非周期自相关函数的和为：

C_a,a(τ)+C_b,b(τ)＝(36，0，0，0，0，0，0，0，0，0，0，0，0，4，-4，-4，-4，0)

根据本发明方法，产生的长度为N＝36非周期四相Z互补序列对(u,v)为 u＝[-1，1，j，j，j，j，j，j，-j，-j，j，-j，j，-j，-j，j，j，-j，-1，-1，1，1， -1，-1，-1，-1，-1，1，1，-1，1，-1，1，-1，-j，-j]

v＝[-j，j，1，1，1，1，1，1，-1，-1，1，-1，1，-1，-1，1，1，-1，-j，-j， j，j，-j，-j，-j，-j，-j，j，j，-j，j，-j，j，-j，-1，-1]

其非周期自相关函数和为：

C_u,u(τ)+C_v,v(τ)＝(72，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，8，0，-8，0，-8，0，-8，0，0，0)。

具有ZCZ区宽度为Z＝26。

可以理解的是，本发明中，序列对信号的生成方法与生成装置的部分特征 可以相互引用，本发明为了节省篇幅则不再一一举例。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤 是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存 储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细 说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不 用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等 同替换、改进等，均应包含在本发明的保护范围之内。