阅读说明：本技术 一种带扫描结构的无毛刺异步置位tspc型d触发器 (Burr-free asynchronous set TSPC type D trigger with scanning structure ) 是由 黄鹏程 乐大珩 何小威 赵振宇 马驰远 冯超超 唐涛 李天丽 于 2019-09-09 设计创作，主要内容包括：本发明公开了一种带扫描结构的无毛刺异步置位TSPC型D触发器,包括使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相逻辑和第四级反向逻辑,第一级反相逻辑具有使能电路的输入端及扫描信号SI、输入数据D、置位信号S以及时钟CP的输入端且具有信号ml_a的输出端,第二级反相逻辑在时钟CP的控制下将信号ml_a生成信号sl_b,第三级反相逻辑在时钟CP、置位信号S的控制下将信号sl_b生成信号sl_a,第四级反向逻辑将信号sl_a反向后输出信号Q。本发明能够有效克服毛刺问题及其功耗损失,维持较高的工作速度与较小地面积,并提升其普遍适应性,可适应于各类高性能微处理器设计。(The invention discloses a burr-free asynchronous set TSPC type D trigger with a scanning structure, which comprises an enabling circuit, a first-stage inversion logic, a second-stage inversion logic, a third-stage inversion logic and a fourth-stage inversion logic, wherein the first-stage inversion logic is provided with an input end of the enabling circuit, an input end of a scanning signal SI, input data D, a set signal S and an input end of a clock CP, and is provided with an output end of a signal sl _ a, the second-stage inversion logic generates the signal sl _ b from the signal ml _ a under the control of the clock CP, the third-stage inversion logic generates the signal sl _ b into the signal sl _ a under the control of the clock CP and the set signal S, and the fourth-stage inversion logic inverts the signal sl _ a and then outputs a signal Q. The invention can effectively overcome the burr problem and the power consumption loss thereof, maintain higher working speed and smaller floor area, and improve the general adaptability thereof, and is suitable for various high-performance microprocessor designs.)

一种带扫描结构的无毛刺异步置位TSPC型D触发器

技术领域

本发明涉及高性能集成电路设计技术的高速主从D触发器，具体涉及一种带扫描结构的无毛刺异步置位TSPC(True Single Phase Clock，真单相时钟)型D触发器。

背景技术

自CMOS集成电路技术问世以来，触发器始终是数字集成电路的核心元器件之一，是实现流水线、状态机、计数器、寄存器文件等时序逻辑的基本单元，其速度直接影响电路与芯片性能。D触发器种类繁多，分为RS触发器、JK触发器、D触发器、T触发器等多种功能类型；根据电路结构的不同，又分为主从型结构、灵敏放大器型结构和维持阻塞结构等。其中D触发器为数字集成电路技术中最为常用的触发器。TSPC锁存器和触发器在20世纪80年末被发明出来，它克服了基于传输门或C2MOS逻辑的传统D触发器需要互补时钟信号的缺点。这种触发器曾被用于Alpha 21064(92年问世)微处理器的设计实现，据Bowhill等人的研究，其速度较传统D触发器/锁存器方案提升了10％。

传统的TSPC型D触发器虽然在面积与性能上具有优势，然而当数据输入信号连续多个时钟周期为低电平时，数据输出端在时钟上升沿之后会产生瞬态毛刺。这些毛刺沿着组合逻辑向前传播，会增大下游线路的活动因子，产生额外的功耗消耗。而且这种毛刺的存在会降低触发器的抗噪声能力。

申请号为201510626563.6的中国专利公开了一种降低毛刺的TSPC型D触发器，包括第一级反相器结构、第二级反相器结构、第三级反相器结构以及复位管。但是，该方案中在降低毛刺的技术手段中增加一个复位逻辑并且改变了钟控晶体管的连接关系，这样必然降低信号传输速度。同时，现代很多处理器设计(如ARM处理器等)大量采用不带复位结构的寄存器，因而该发明新增的复位结构带来了面积与性能浪费，或者降低了自身的适应性。

发明内容

本发明要解决的技术问题：针对目前传统TSPC型D触发器存在毛刺和功耗问题且现有改进不够完善的问题，提供一种带扫描结构的无毛刺异步置位TSPC型D触发器，本发明能够有效克服毛刺问题及其功耗损失，维持较高的工作速度与较小地面积，并提升其普遍适应性，可适应于各类高性能微处理器设计。

为了解决上述技术问题，本发明采用的技术方案为：

一种带扫描结构的无毛刺异步置位TSPC型D触发器，包括使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相逻辑和第四级反向逻辑，所述使能电路具有使能信号SE及其反向信号SEN的输出端且与第一级反相逻辑的输入端相连，所述第一级反相逻辑还分别具有扫描信号SI的输入端、输入数据D的输入端、置位信号S的输入端以及时钟CP的输入端且具有信号ml_a的输出端，所述第二级反相逻辑用于在时钟CP的控制下将信号ml_a生成信号sl_b输出，所述第三级反相逻辑用于在时钟CP、置位信号S的控制下将信号sl_b生成信号sl_a输出，所述第四级反向逻辑用于将信号sl_a反向后输出信号Q。

可选地，所述第一级反相逻辑包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1，第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十一PMOS管和第十一NMOS管；第一PMOS管MP1的源极Pg1连接第九PMOS管MP9的漏极Pd9，第一PMOS管MP1的漏极Pd1与第二PMOS管MP2的源极Ps2相连；第一PMOS管MP1的栅极Pg1与第一NMOS管MN1的栅极Ns1相连，由数据输入D驱动；第二PMOS管MP2的漏极Pd2与第一NMOS管MN1的漏极Nd1相连，并作为第一级反相逻辑的数据输出端ml_a；第二PMOS管MP2的栅极Pg2由时钟CP驱动；第一NMOS管MN1的源极Ns1与第九NMOS管MN9的漏极Nd9相连；第九PMOS管MP9的源极Ps9连接第十一PMOS管MP11的漏极Pd11；第九PMOS管MP9的栅极Pg9由使能信号SE驱动；第七PMOS管MP7的源极Ps7连接第第十一PMOS管MP11的漏极Pd11；第七PMOS管MP7的漏极Pd7与第八PMOS管MP8的源极Ps8相连；第七PMOS管MP7的栅极Pg7又扫描信号SI驱动；第八PMOS管MP8的漏极Pd8与第二PMOS管MP2的源极Ps2相连；第八PMOS管MP8的栅极Pg8有使能信号SEN驱动；第十一PMOS管MP11的源极Ps11连接VDD；第十一PMOS管MP11的栅极Pg11由置位信号S驱动；第九NMOS管MN9的源极Ns9接地VSS；第九NMOS管MN9的栅极Ng9由使能信号SEN驱动；第七NMOS管MN7的源极Ns7接地；第七NMOS管MN7的栅极Ng7由扫描信号SI驱动；第七NMOS管MN7的漏极Nd7与第八NMOS管MN8的源极Ns8相连；第八NMOS管MN8的漏极Nd8与第二PMOS管MP2的漏极Pd2相连，驱动第一级反相逻辑的数据输出ml_a；第八NMOS管MN8的栅极Ng8由使能信号SE驱动；第十一NMOS管MN11的漏极Nd11驱动数据输出ml_a；第十一NMOS管MN11的源极Ns11接地Vss；第十一NMOS管MN11的栅极Ng11由置位信号S驱动。

可选地，所述第二级反相逻辑包括第三PMOS管MP3、第五PMOS管MP5、第二NMOS管MN2和第三NMOS管MN3。第五PMOS管MP5的源极Ps5连接电源VDD，第五PMOS管MP5的漏极Pd5与第三PMOS管MP3的源极Ps3相连；第五PMOS管MP5的栅极Pg5与第三NMOS管MN3的栅极Ng3相连，并作为第二级反相器的数据输入，由第一级反相逻辑数据输出的信号ml_a驱动；第三PMOS管MP3的漏极Pd3与第二NMOS管MN2的漏极Nd2相连，并作为第二级反相逻辑的输出端sl_b；第三PMOS管MP3的栅极Pg3与第二NMOS管MN2的栅极Ng2相连，由时钟CP驱动；第三NMOS管MN3的漏极Nd3与第二NMOS管MN2的源极Ns2相连；第三NMOS管MN3的源极Ns3接地VSS。

可选地，所述第三级反相逻辑包括第四PMOS管MP4、第五NMOS管MN5、第四NMOS管MN4、第十二PMOS管和第十二NMOS管。第四POMS管MP4的源极Pg4与第十二PMOS管MP12的漏极Pd12相连；第四PMOS管MP4的漏极Pd4与第五NMOS管MN5的漏极Nd5相连，并作为第三级反相逻辑的数据输出端以输出信号sl_a；第四PMOS管MP4的栅极Pg4与第四NMOS管MN4的栅极Ng4相连，并作为第三级反相逻辑的数据输入端，由第二级反相逻辑的数据输出sl_b驱动；第四NMOS管MN4的源极Ns4接地VSS；第四NMOS管MN4的漏极Nd4与第五NMOS管MN5的源极Ns5相连；第五NMOS管的栅极Ng5由时钟CP驱动；第十二PMOS管MP12的源极Ps12连接VDD；第十二PMOS管MP12的栅极Pg12由置位信号S驱动；第十二NMOS管MN12的漏极Nd12驱动数据输出以输出信号sl_a；第十二NMOS管MN12的源极Ns12连接VSS；第十二NMOS管MN12的栅极Ng12由置位信号S驱动。

可选地，所述第四级反相逻辑为驱动增强反相器，由第六PMOS管MP6与第六NMOS管MN6构成,第六PMOS管MP6的源极Ps6连接VDD；第六NMOS管MN6的源极Ns6连接VSS；第六PMOS管MP6的栅极Pg6与第六NMOS管MN6的栅极Ng6相连，由第三级反相逻辑输出的信号sl_a驱动；第六PMOS管MP6的漏极Pd6与第六NMOS管MN6的漏极Nd6相连作为第四级反相逻辑的输出信号Q。

可选地，所述使能电路由第十PMOS管MP10与第十NMOS管MN10构成，第十PMOS管MP10的源极Ps10连接VDD；第十PMOS管MP10的栅极Pg10由使能输入SE驱动；第十PMOS管MP10的漏极Pd10与第十NMOS管MN10的漏极Nd10相连，共同驱动使能信号SE的反向信号SEN；第十NMOS管MN10的源极Ns10接地VSS；第十NMOS管MN10的栅极Ng10由输入的使能信号SE驱动；输入的使能信号SE同时也直接作为输出信号。

和现有技术相比，本发明具有下述优点：

1、针对目前传统TSPC型D触发器存在毛刺和功耗问题，且现有改进不够完善的问题，本发明带扫描结构的无毛刺异步置位TSPC型D触发器消除了传统TSPC型D触发器存在毛刺和毛刺功耗问题，且能够维持较高的工作速度与较小地面积，该触发器的建立时间(setup)与保持时间(hold)基本保持不变，实现开销小。

2、本发明带扫描结构的无毛刺异步置位TSPC型D触发器适应于高性能标准单元库的设计，普遍适应性，可应用于高性能CPU、GPU设计、高端芯片、超级计算等领域。

3、增加第四级反相器用于增强输出信号的驱动能力，其内部数据延迟较普通D触发器小，更加适合于高性能集成电路设计。

附图说明

图1为本发明实施例带扫描结构的无毛刺异步置位TSPC型D触发器的结构示意图。

图2为本发明实施例中第一级反相逻辑的电路原理示意图。

图3为本发明实施例中第二级反相逻辑的电路原理示意图。

图4为本发明实施例中第三级反相逻辑的电路原理示意图。

图5为本发明实施例中第四级反向逻辑的电路原理示意图。

图6为本发明实施例中使能电路的电路原理示意图。

具体实施方式

下面结合附图对本实施例的具体实施方式进行详细说明：

如图1所示，本实施例带扫描结构的无毛刺异步置位TSPC型D触发器包括使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相逻辑和第四级反向逻辑，所述使能电路具有使能信号SE及其反向信号SEN的输出端且与第一级反相逻辑的输入端相连，所述第一级反相逻辑还分别具有扫描信号SI的输入端、输入数据D的输入端、置位信号S的输入端以及时钟CP的输入端且具有信号ml_a的输出端，所述第二级反相逻辑用于在时钟CP的控制下将信号ml_a生成信号sl_b输出，所述第三级反相逻辑用于在时钟CP、置位信号S的控制下将信号sl_b生成信号sl_a输出，所述第四级反向逻辑用于将信号sl_a反向后输出信号Q。

如图2所示，第一级反相逻辑包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1，第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十一PMOS管和第十一NMOS管；第一PMOS管MP1的源极Pg1连接第九PMOS管MP9的漏极Pd9，第一PMOS管MP1的漏极Pd1与第二PMOS管MP2的源极Ps2相连；第一PMOS管MP1的栅极Pg1与第一NMOS管MN1的栅极Ns1相连，由数据输入D驱动；第二PMOS管MP2的漏极Pd2与第一NMOS管MN1的漏极Nd1相连，并作为第一级反相逻辑的数据输出端ml_a；第二PMOS管MP2的栅极Pg2由时钟CP驱动；第一NMOS管MN1的源极Ns1与第九NMOS管MN9的漏极Nd9相连；第九PMOS管MP9的源极Ps9连接第十一PMOS管MP11的漏极Pd11；第九PMOS管MP9的栅极Pg9由使能信号SE驱动；第七PMOS管MP7的源极Ps7连接第第十一PMOS管MP11的漏极Pd11；第七PMOS管MP7的漏极Pd7与第八PMOS管MP8的源极Ps8相连；第七PMOS管MP7的栅极Pg7又扫描信号SI驱动；第八PMOS管MP8的漏极Pd8与第二PMOS管MP2的源极Ps2相连；第八PMOS管MP8的栅极Pg8有使能信号SEN驱动；第十一PMOS管MP11的源极Ps11连接VDD；第十一PMOS管MP11的栅极Pg11由置位信号S驱动；第九NMOS管MN9的源极Ns9接地VSS；第九NMOS管MN9的栅极Ng9由使能信号SEN驱动；第七NMOS管MN7的源极Ns7接地；第七NMOS管MN7的栅极Ng7由扫描信号SI驱动；第七NMOS管MN7的漏极Nd7与第八NMOS管MN8的源极Ns8相连；第八NMOS管MN8的漏极Nd8与第二PMOS管MP2的漏极Pd2相连，驱动第一级反相逻辑的数据输出ml_a；第八NMOS管MN8的栅极Ng8由使能信号SE驱动；第十一NMOS管MN11的漏极Nd11驱动数据输出ml_a；第十一NMOS管MN11的源极Ns11接地Vss；第十一NMOS管MN11的栅极Ng11由置位信号S驱动。

如图3所示，第二级反相逻辑包括第三PMOS管MP3、第五PMOS管MP5、第二NMOS管MN2和第三NMOS管MN3。第五PMOS管MP5的源极Ps5连接电源VDD，第五PMOS管MP5的漏极Pd5与第三PMOS管MP3的源极Ps3相连；第五PMOS管MP5的栅极Pg5与第三NMOS管MN3的栅极Ng3相连，并作为第二级反相器的数据输入，由第一级反相逻辑数据输出的信号ml_a驱动；第三PMOS管MP3的漏极Pd3与第二NMOS管MN2的漏极Nd2相连，并作为第二级反相逻辑的输出端sl_b；第三PMOS管MP3的栅极Pg3与第二NMOS管MN2的栅极Ng2相连，由时钟CP驱动；第三NMOS管MN3的漏极Nd3与第二NMOS管MN2的源极Ns2相连；第三NMOS管MN3的源极Ns3接地VSS。

如图4所示，第三级反相逻辑包括第四PMOS管MP4、第五NMOS管MN5、第四NMOS管MN4、第十二PMOS管和第十二NMOS管。第四POMS管MP4的源极Pg4与第十二PMOS管MP12的漏极Pd12相连；第四PMOS管MP4的漏极Pd4与第五NMOS管MN5的漏极Nd5相连，并作为第三级反相逻辑的数据输出端以输出信号sl_a；第四PMOS管MP4的栅极Pg4与第四NMOS管MN4的栅极Ng4相连，并作为第三级反相逻辑的数据输入端，由第二级反相逻辑的数据输出sl_b驱动；第四NMOS管MN4的源极Ns4接地VSS；第四NMOS管MN4的漏极Nd4与第五NMOS管MN5的源极Ns5相连；第五NMOS管的栅极Ng5由时钟CP驱动；第十二PMOS管MP12的源极Ps12连接VDD；第十二PMOS管MP12的栅极Pg12由置位信号S驱动；第十二NMOS管MN12的漏极Nd12驱动数据输出以输出信号sl_a；第十二NMOS管MN12的源极Ns12连接VSS；第十二NMOS管MN12的栅极Ng12由置位信号S驱动。

如图5所示，第四级反相逻辑为驱动增强反相器，由第六PMOS管MP6与第六NMOS管MN6构成,第六PMOS管MP6的源极Ps6连接VDD；第六NMOS管MN6的源极Ns6连接VSS；第六PMOS管MP6的栅极Pg6与第六NMOS管MN6的栅极Ng6相连，由第三级反相逻辑输出的信号sl_a驱动；第六PMOS管MP6的漏极Pd6与第六NMOS管MN6的漏极Nd6相连作为第四级反相逻辑的输出信号Q。

如图6所示，使能电路由第十PMOS管MP10与第十NMOS管MN10构成，第十PMOS管MP10的源极Ps10连接VDD；第十PMOS管MP10的栅极Pg10由使能输入SE驱动；第十PMOS管MP10的漏极Pd10与第十NMOS管MN10的漏极Nd10相连，共同驱动使能信号SE的反向信号SEN；第十NMOS管MN10的源极Ns10接地VSS；第十NMOS管MN10的栅极Ng10由输入的使能信号SE驱动；输入的使能信号SE同时也直接作为输出信号。

本实施例带扫描结构的无毛刺异步置位TSPC型D触发器的工作原理如下：

当数据输入信号D为高电平时，本实施例带扫描结构的无毛刺异步置位TSPC型D触发器工作分三种模式：置位信号S信号为高电平时，该出发器处于置位模式；SE信号为低电平时，该触发器处于功能模式；SE信号为高电平时，该触发器进入扫描模式。

1、在复位模式下，本实施例带扫描结构的无毛刺异步置位TSPC型D触发器工作过程如下：置位信号S为高电平，将第一级反向逻辑中第十一NMOS管MN11开启，进而将其输出信号ml_a拉至低电平；同时，为高电平的置位信号S将第三级反向逻辑中第十二NMOS管MN12开启，进而将其输出信号sl_a拉至低电平。拉低的sl_a信号驱动第四级反相逻辑，将寄存器输出信号Q拉至高电平，完成置位。

2、在功能模式下，本实施例带扫描结构的无毛刺异步置位TSPC型D触发器工作过程如下：

2.1、置位信号S为低电平，使能信号SE信号为低电平，SEN信号被拉至高电平。高电平的SEN信号将第九NMOS管MN9开启；处于高电平的数据信号D驱动第一NMOS管MN1，将ml_a信号拉至低电平，信号ml_a驱动第二级反相逻辑在时钟信号CP控制下改变其输出sl_b。在时钟前半周期内，时钟信号CP为低电平，第二级反相逻辑的上拉驱动网络将sl_b信号拉至高电平，即在时钟前半周期内，本实施例带扫描结构的无毛刺TSPC型D触发器完成对高电平输入的锁存。在时钟后半周期内，时钟信号CP翻转至高电平，第三反相逻辑下拉网络完成打开，将sl_a信号拉至低电平，经第四级反相逻辑反向，本触发器Q端输出高电平。

2.2、SE信号为低电平，将第九PMOS管MP9开启。为低电平的数据信号D驱动第一PMOS管，第一反相逻辑输出ml_a受时钟信号CP控制。在时钟前半周期内，时钟信号CP为低电平，第一级反相逻辑的上拉网络开启，信号ml_a被拉至高电平。在时钟后半周期内，时钟信号CP为高电平，第二级反相逻辑的下拉网络开启，信号sl_b被拉至低电平。为低电平的信号sl_b又驱动第三级反相逻辑将sl_a信号拉至高电平，再经过第四级反相逻辑反向，本触发器Q端输出低电平。

3、在扫描模式下，本实施例带扫描结构的无毛刺异步置位TSPC型D触发器工作过程如下：

3.1、置位信号S为低电平，使能信号SE信号为高电平，SEN信号被拉至低电平。低电平的SEN信号将第八PMOS管MP8开启；为低电平的数据信号SI驱动第七PMOS管MP7，第一反相逻辑输出ml_a受时钟信号CP控制。在时钟前半周期内，时钟信号CP为低电平，第一级反相逻辑的上拉网络开启，信号ml_a被拉至高电平。在时钟后半周期内，时钟信号CP为高电平，第二级反相逻辑的下拉网络开启，信号sl_b被拉至低电平。为低电平的信号sl_b又驱动第三级反相逻辑将sl_a信号拉至高电平，再经过第四级反相逻辑反向，本触发器Q端输出低电平。

3.2、SE信号为高电平，驱动第八NMOS管MN8开启；处于高电平的扫描信号SI驱动第七NMOS管MN7，将ml_a信号拉至低电平，信号ml_a驱动第二级反相逻辑在时钟信号CP控制下改变其输出sl_b。在时钟前半周期内，时钟信号CP为低电平，第二级反相逻辑的上拉驱动网络将sl_b信号拉至高电平，即在时钟前半周期内，本实施例带扫描结构的无毛刺TSPC型D触发器完成对高电平输入的锁存。在时钟后半周期内，时钟信号CP翻转至高电平，第三反相逻辑下拉网络完成打开，将sl_a信号拉至低电平，经第四级反相逻辑反向，本触发器Q端输出高电平。

本实施例在某商用14nm(或16nm)FinFET体硅工艺下，分别对传统D触发器、经典TSPC型D触发器以及本实施例带扫描结构的无毛刺异步置位TSPC型D触发器进行SPICE模拟，得到时钟CP到输出的信号Q的延迟如表1所示。

表1：时钟CP到输出的信号Q的延迟测试结果。

参见表1可知，在相同驱动能力下，本实施例TSPC型D触发器的CP到Q延迟与经典TSPC型D触发器相同；且本实施例带扫描结构的无毛刺异步置位TSPC型D触发器的时钟CP到输出的信号Q的延迟不到传统D触发器的一半。本实施例带扫描结构的无毛刺异步置位TSPC型D触发器克服了经典TSPC型触发器在数据输入D持续为低电平时因时钟信号CP翻转出现毛刺的缺陷，且本实施例带扫描结构的无毛刺异步置位TSPC型D触发器的时钟CP到输出的信号Q的延迟较传统D触发器减少了一半，本实施例带扫描结构的无毛刺异步置位TSPC型D触发器消除了传统TSPC型D触发器存在毛刺和毛刺功耗问题，且实现开销小。本实施例带扫描结构的无毛刺异步置位TSPC型D触发器适应于高性能标准单元库的设计，应用于高性能CPU、GPU设计等领域。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。