具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

由于现有技术中的传感设备除了包含有传感元件外大多需要另外加入单芯片以及支持单芯片运作的闪存或是其他诸如静态、动态、同步动态等存储器，会出现浪费资源的现象，不利于成本的进一步降低。而且，采用加入单芯片或存储器的复杂方式实现所需的功能，电路较为复杂，且开发过程较慢。因此，通过简易的逻辑闸即能实现的时序逻辑闸电路(Sequential Logic)仍具有价格低廉、电路复杂性低、可靠度高且开发过程快速等优势。在一些传感设备的应用场景中，传感设备仅需产生可唯一识别的警报讯号即可。这类应用场景使用单芯片解决方案就显得有些大材小用，同时也付出过高的硬件成本。为此，本发明实施例中提供了一种时序逻辑闸电路。

图1为本发明实施例中提供的一种时序逻辑闸电路的结构示意图，如图1所示，时序逻辑闸电路包括：预设序列设置电路2、移位寄存器电路1以及信号序列输出电路3，所述移位寄存器电路1分别与所述预设序列设置电路2和所述信号序列输出电路3连接；

所述预设序列设置电路2用于生成预设数字序列21，所述预设数字序列21用于表征目标功能事件；

所述移位寄存器电路1用于接收目标功能信号，所述目标功能信号包括触发信号，所述触发信号用于表征所述目标功能事件被触发；

所述移位寄存器电路1还用于在接收到所述触发信号后，将所述预设数字序列21传输至所述信号序列输出电路3；

所述信号序列输出电路3用于对所述预设数字序列进行输出。

具体地，本发明实施例中提供的时序逻辑闸电路，也可以称为时序逻辑门电路。该时序逻辑闸电路包括预设序列设置电路2、移位寄存器电路1以及信号序列输出电路3。移位寄存器电路1用于接收目标功能信号，目标功能信号用于表征目标功能事件是否被触发的信号。目标功能信号可以包括触发信号和非触发信号，触发信号用于表征目标功能事件被触发，非触发信号用于表征目标功能事件未被触发。其中，触发信号可以是高电平信号，即采用高电平表示目标功能事件被触发；相应地，非触发信号为低电平信号，即采用低电平表示目标功能事件未被触发。触发信号也可以是低电平信号，即采用低电平表示目标功能事件被触发；相应地，非触发信号为高电平信号，即采用高电平表示目标功能事件未被触发，本发明实施例中对此不作具体限定，以下仅以触发信号是高电平信号为例进行说明。由于触发信号是高电平信号还是低电平信号，可能会导致后续电路结构发生变化，但是这种变化是可以根据电路原理得到的，因此本发明实施例中对此不再赘述。

触发信号可以是警报信号、识别信号或通信交互等基本功能信号，当触发信号为警报信号时，目标功能事件为警报事件。图1中，移位寄存器电路1还包括时钟管脚12，用于接收时序脉冲信号。

预设序列设置电路2可以用于生成预设数字序列21，生成的预设数字序列21可以用于表征目标功能事件。预设数字序列21可以根据需要进行设置，只要能够表征目标功能事件即可。

移位寄存器电路1可以在接收到目标功能信号中的触发信号之后，将预设序列设置电路2生成的预设数字序列21传输至信号序列输出电路3。由信号序列输出电路3进行预设数字序列输出31。输出的方式可以是发光显示，也可以是通过线缆输出至远端，以供远端利用该预设数据序列进行后续处理。

本发明实施例中提供的时序逻辑闸电路，包括：预设序列设置电路、移位寄存器电路以及信号序列输出电路，所述移位寄存器电路分别与所述预设序列设置电路和所述信号序列输出电路连接；所述预设序列设置电路用于生成预设数字序列；移位寄存器电路用于接收目标功能信号，并在接收到目标功能信号中的触发信号后，将预设数字序列传输至信号序列输出电路；由信号序列输出电路将预设数字序列进行输出。这种时序逻辑闸电路无需单芯片、内存等元件即可实现预设数字序列的输出，进而实现目标功能事件的表征，硬件成本低廉，可靠度高，且结构简单，开发过程较快。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述移位寄存器电路包含有：输入端以及若干级串联的D型触发器；

所述输入端用于接收所述目标功能信号；所述D型触发器包括时钟管脚、预置管脚、清除管脚、数据管脚以及输出管脚；

所述预置管脚与所述清除管脚处于电平高低相异的状态时，所述输出管脚与所述清除管脚的电平高低相同；

所述预置管脚与所述清除管脚同处于高电平状态且所述时钟管脚在有时序脉冲上升沿时，所述输出管脚的电平高低与所述数据管脚的电平高低一致。

具体地，本发明实施例中采用的移位寄存器电路包含有输入端以及若干级串联的D型触发器，输入端用于接收目标功能信号。若干级串联的D型触发器是指若干个串联连接的D型触发器，且每个D型触发器为作为一级D型触发器。具有时序脉冲上升沿触发的D型触发器具体可以实现串入串出(SISO)、并入并出(PIPO)、串入并出(SIPO)以及并入串出(PISO)等移位寄存器电路。本发明实施例中提出一种运用具有预置/清除功能的D型触发器实现的并入串出电路作为移位寄存器电路，以在传感设备发生报警事件时，依时序脉冲上升沿触发送出预设数字序列表征的目标功能事件。

如图2所示，每个D型触发器均包含有时钟管脚(CLK)、预置管脚输出管脚(Q)、清除管脚反向输出管脚以及数据管脚(D)，预置管脚用于输入预置信号(SET)，输出管脚用于数据输出(DATA_OUT)，数据管脚用于数据输入(DATA_IN)，清除管脚用于重置信号(RESET)，反向输出管脚用于反向数据输出(～DATA_OUT)，时钟管脚(CLK)用于接收时序脉冲信号。

如表1所示为本发明实施例中采用的D型触发器真值表。

表1 D型触发器真值表

本发明实施例中，如果采用的D型触发器，其预置管脚与清除管脚处于电平高低相异的状态时，即若为高电平1，则为低电平0，若为高电平1，则为低电平0时，无论CLK有无时序脉冲上升沿到来，其输出管脚(Q)与清除管脚的电平高低相同，即若为高电平1、为低电平0时，Q为低电平0，若为高电平1、为低电平0时，Q为高电平1。

如果采用的D型触发器，其预置管脚与清除管脚同处于高电平状态时，即与同为高电平1，同时时钟管脚(CLK)在有时序脉冲上升沿时，数据管脚(D)的电平高低会保持在输出管脚(Q)上，即输出管脚(Q)的电平高低与数据管脚(D)的电平高低一致，也即Q的电平高低由D的电平高低决定，若D为高电平1，则Q也为高电平，若D为低电平0，则Q也为低电平0。

如果采用的D型触发器，其预置管脚与清除管脚同处于低电平状态时，即与同为低电平0，输出管脚(Q)的电平高低不定，移位寄存器电路需避免其中的D型触发器处于此种连接方式。

D型触发器在预置管脚为低电平、清除管脚为高电平时，不论时钟管脚(CLK)、数据管脚(D)为何，输出管脚(Q)与清除管脚均为高电平；反之，在预置管脚为高电平、清除管脚为低电平时，输出管脚(Q)恒为低电平。如此，在一个D型触发器上，可以利用电平高低相异的预置管脚与清除管脚配置，对D型触发器的输出管脚(Q)进行电平设定。假设移位寄存器电路的输入端为高电平触发，在目标功能信号为低电平时，即非触发信号，则可以透过预置管脚清除管脚对移位寄存器电路串联的各个D型触发器进行输出管脚(Q)的电平配置。

具体而言，在无触发信号触发时，将低电平的输入端连接至预置管脚将清除管脚连接至电源V_CC即可将该D型触发器的输出管脚(Q)设置在高电平，如图3所示。同样地，在无触发信号触发时，将低电平的输入端接至清除管脚将预置管脚接至V_CC即可将该D型触发器的输出管脚(Q)设置在低电平，如图4所示。当接收到触发信号时，输入端为高电平，形成预置管脚与清除管脚均为高电平状态，该D型触发器数据管脚(D)的电平会在时序脉冲信号(CLK)的上升沿输出至输出管脚(Q)；输出管脚(Q)在时序脉冲信号(CLK)为低电平时保持前次时序脉冲信号(CLK)上升沿所获得的电平，并保持此电平至下一个时序脉冲上升沿到来时。这就是D型触发器的记忆特性。

运用D型触发器的这种记忆特性，并将其前一级D型触发器的输出管脚(Q)与后一级D型触发器的数据管脚(D)串联，就实现了一个基本的移位寄存器，其于前一级D型触发器的数据管脚(D)的电位会依时序脉冲信号，陆续向后一级D型触发器的数据管脚(D)移动，因此将多个这样的移位寄存器串接组合即可形成一个移位寄存器电路。如图5所示，为本发明实施例中提供的移位寄存器电路的结构示意图，其中包含有三个D型触发器12。

其中，移位寄存器电路真值表如表2所示。

表2 移位寄存器电路真值表

本发明实施例中提供了一种运用具有预置/清除功能的D型触发器实现的并入串出电路作为移位寄存器电路，可以使时序逻辑闸电路在没有单芯片的情况下也可以实现对预设数字序列表征的目标功能事件的输出。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述移位寄存器电路包含有：输入端以及至少两级串联的D型触发器；所述输入端用于接收所述目标功能信号；相邻两级的D型触发器中前一级D型触发器的输出管脚与后一级D型触发器的数据管脚连接，其中最后一级D型触发器的输出管脚连接回至第一级D型触发器的数据管脚，以实现移位寄存器电路中包含的所有D型触发器的环状串联。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述D型触发器包括第一类D型触发器以及第二类D型触发器；

所述第一类D型触发器的预置管脚与所述输入端连接，所述第一类D型触发器的清除管脚与电源连接；

所述第二类D型触发器的清除管脚与所述输入端连接，所述第二类D型触发器的预置管脚与所述电源连接。

具体地，第一类D型触发器是指预置高电位输出的D型触发器，第一类D型触发器的预置管脚与输入端连接，第一类D型触发器的清除管脚与电源Vcc连接；第二类D型触发器是指预置低电位输出的D型触发器，第二类D型触发器的清除管脚与输入端连接，第二类D型触发器的预置管脚与电源Vcc连接。

本发明实施例中，采用第一类D型触发器以及第二类D型触发器，分别实现移位寄存器电路中各级D型触发器的预置高电位输出以及低电位输出，使得到的时序逻辑闸电路更灵活。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述至少两级串联的D型触发器中，第一级D型触发器的反向输出管脚作为信号序列输出端，用以输出所述预设数字序列；

相应地，所述信号序列输出电路包括三极管和发光二极管；

所述三极管的基极与所述输入端连接，所述三极管的发射极与所述信号序列输出端连接，所述三极管的集电极与所述电源连接，所述发光二极管连接在所述三极管的集电极与所述电源之间。

具体地，如图6所示，移位寄存器电路中包括输入端11以及五级串联的D型触发器，第一级D型触发器、第三级D型触发器以及第四级D型触发器均为第一类D型触发器12，第二级D型触发器以及第五级D型触发器均为第二类D型触发器13。

相应地，信号序列输出电路3包括三极管31和发光二极管(LED)32，该三极管31可以为NPN三极管。三极管31的基极与输入端11连接，三极管31的发射极与第一级D型触发器12的反向输出管脚即信号序列输出端连接，三极管31的集电极与电源Vcc连接，发光二极管32连接在三极管31的集电极与电源Vcc之间。

将五个具有预置、清除功能的D型触发器，从第一级至第五级D型触发器依序连接组合成一个环状串接的移位寄存器电路。警报信号闸连接至第一级D型触发器、第三级D型触发器以及第四级D型触发器的预置管脚第一级D型触发器、第三级D型触发器以及第四级D型触发器的清除管脚均连接至电源V_CC。在警报事件未被触发，即输入端11为低电平状态下，这样的连接将这些D型触发器的输出管脚(Q)设定在高电平。类似地，目标功能信号分别连接至第二级D型触发器以及第四级D型触发器的清除管脚而这两个D型触发器的预置管脚连接至电源V_CC。因此，在警报事件未被触发时，即无警报状态，第一级至第五级D型触发器的输出管脚(Q)分别为1-0-1-1-0，用于表示预设数字序列。在警报事件被触发时，即警报状态，第一级至第五级D型触发器的预置管脚与清除管脚均接至高电平，这个序列随着外部输入的时序脉冲信号(CLK)，陆续移位至第一级D型触发器的输出管脚(Q)上，并由于D型触发器的环状串接，因此预设数字序列会一直重复直到警报信号闸回复至低电平。具体仿真过程如图7所示。

本发明实施例中，引入三极管和发光二极管，可以直接通过发光二极管是否发光判断是否有触发目标功能事件。

如图6所示，在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，信号序列输出电路还包括第一限流电阻R1以及第二限流电阻R2。R1的阻值可以是100Ω，R2的阻值具体可以是100KΩ。第一限流电阻R1连接于三极管31的发射极与最低级D型触发器12的反向输出管脚之间，第二限流电阻R2连接于三极管31的基极与输入端11之间。

将发光二极管32作为光信号发光器件，并利用了三极管。三极管的基极与输入端、其射极与信号序列输出端间串接限流电阻，以保护器件并控制耗电功率。在触发状态下，亦即输入端为高电平时，三极管31的基极也是高电平，发光二极管32的明暗受信号序列输出端控制，信号序列输出端为低电平时发光二极管32导通点亮。反之，信号序列输出端为高电平时发光二极管32熄灭。如此，发光二极管32在触发状态下，明暗的序列与第一级D型触发器的输出管脚(Q)上的电位相应，在时序脉冲信号在t0-t1-t2-t3-t4五个时刻表示亮-灭-亮-亮-灭的序列，并在此后每5个时脉重复此以循环，直到输入端11回复到低电平。

本发明实施例中，引入第一限流电阻以及第二限流电阻，可以使时序逻辑闸电路安全性更高，避免电路中电流过大而产生危险并延长发光二极管32的使用寿命。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述信号序列输出电路还包括：电缆，电缆与所述信号序列输出端连接；所述电缆用于传输所述差分信号。

具体地，本发明实施例中信号序列输出电路还可包括：电缆，通过电缆可以将信号序列输出端输出的预设数字序列以电气信号传输至远端以供后续应用。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述信号序列输出电路还可包括：差分信号转换电路和电缆，所述差分信号转换电路分别与所述信号序列输出端以及电缆连接；

所述差分信号转换电路用于将所述预设数字序列由单端信号转换为差分信号，所述电缆用于将所述差分信号传输至远端。

具体地，本发明实施例中信号序列输出电路还包括：差分信号转换电路和电缆，差分信号转换电路分别与信号序列输出端以及电缆连接，通过差分信号转换电路可以将预设数字序列由单端信号转换成差分信号，通过电缆可以将差分信号传输至远端以供后续应用。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述目标功能信号还包括非触发信号，所述非触发信号用于表征所述目标功能事件未被触发；

相应地，所述预设序列设置电路具体用于：在所述移位寄存器电路接收到所述非触发信号后，生成所述预设数字序列。

具体地，本发明实施例中，移位寄存器电路的输入端还用于接收非触发信号，非触发信号用于表征目标功能事件未被触发。非触发信号与触发信号的电平高低相异，即有当触发信号为高电平信号，则非触发信号为低电平信号。在此基础上，预设序列设置电路则在移位寄存器电路的输入端接收到非触发信号时生成预设数字序列。

本发明实施例中，给出了生成预设数字序列的时机，防止预设数字序列的生成与将预设数字序列传输至信号序列输出电路发生冲突。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述触发信号为高电平信号。

在上述实施例的基础上，本发明实施例中提供的时序逻辑闸电路，所述目标功能事件为警报事件。

综上所述，本发明实施例中提供的时序逻辑闸电路，采用了以若干级D型触发器串联组合的移位寄存器电路，配合预设序列设置电路对D型触发器的预置、清除的设置，在目标功能信号中的触发信号发生时，输出预设数字序列。本发明实施例中提供的时序逻辑闸电路，无需单芯片及存储装置等复杂电路，在目标功能信号闸的外部线路使能状况下依时序脉冲信号输出一组预设数字序列。特别是用在传感器物联网受信后台处理传感设备的警报信号，传感器端仅须透过简易逻辑闸组合成的时序电路，于警报事件被触发时输出预设数字序列，供物联网受信后台辨识警报来源或是类型。通过预设序列设置电路在警报事件未被触发时，即警报信号闸为低电平时，为以多个移位寄存器组合成的移位寄存器电路提供一组预设数字序列。并在警报事件被触发时，即警报信号闸为高电平时，将预设数字序列按时序脉冲上升沿触发，推动信号序列输出电路输出预设数字序列。此警报信号输出后可用以点亮发光二极管并经光缆发送至远端，或警报信号输出后可进一步转换成差分信号，透过电缆发送至远端。最后，透过D型触发器的环状串接，在警报信号闸中持续重复发送预设数字序列以利物联网受信后台辨识及处理。实现简易有效、成本低廉且可靠的警报事件生成方式。

如图8所示，在上述实施例的基础上，本发明实施例中提供了一种传感设备81，该传感设备81中包含有上述各实施例中提供的时序逻辑闸电路82，传感设备用于感知环境参数以产生传感信号，并将所述传感信号输入至移位寄存器电路的输入端，以将传感信号作为目标功能信号进行后续处理。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。