D型触发器电路
阅读说明：本技术 D型触发器电路 (D-type flip-flop circuit ) 是由 小林和淑 古田润 山田晃大 于 2019-05-30 设计创作，主要内容包括：D型触发器电路(1)为向一般的D型触发器电路具有的pMOS晶体管(p1)～(p7)、(p11)～(p15)和nMOS晶体管(n1)～(n7)、(n11～(n15)追加了pMOS晶体管(p8)和nMOS晶体管(n8)的结构。(The D-type flip-flop circuit (1) has a configuration in which a pMOS transistor (p8) and an nMOS transistor (n8) are added to pMOS transistors (p1) to (p7), (p11) to (p15) and nMOS transistors (n1) to (n7) and (n 11) to (n15) of a general D-type flip-flop circuit.)
技术领域
本发明涉及一种D型触发器电路，尤其涉及一种提高了对软错误的耐性的D型触发器电路。
背景技术
集成电路(LSI)通过微细化和高集成化来提高性能，由此，能够在计算机的性能提高并且微细化进步这样的周期上前行。然而，伴随着工艺的微细化，以软错误为代表的短暂性的错误增加。软错误是在暴露于严酷的宇宙射线的宇宙空间中所使用的集成电路的问题，近年来在地面上也需要软错误的对策。软错误是指由于辐射线通过或碰撞集成电路生成电子空穴对，存储器的保持值、触发器的逻辑值暂时反转的错误。
软错误的发生原理示于图14。当中子束与衬底的Si原子碰撞时，产生二次离子。当α射线、重离子、二次离子通过扩散层的附近时，扩散、耗尽层的电场引起的漂移导致电子或空穴聚集在扩散层。该电子或空穴导致漏极的电位变化从而输出反转。
如图15和图16所示，当辐射线通过构成锁存器电路的晶体管时，由辐射线的电离作用产生的电荷导致晶体管的输出的高(高电平)和低(低电平)暂时反转。当该晶体管的输出在反转了的状态下稳定时，电路出现故障。
因此，对于需要高可靠性的医疗设备、飞机和汽车或者电路规模大的服务器、超级计算机等所使用的集成电路，应对软错误的对策变得尤其必要。此外，近年来伴随着集成电路的微细化的集成化、电源电位的降低导致软错误的影响正在显现。对以后的集成电路来说，软错误的对策是不可缺少的。
作为软错误对策，可考虑在电路级中应对的方法和在构成电路的器件级中应对的方法。
作为在电路级中的对策，能够举出利用将存储元件(触发器电路)多路复用的结构的对策。
图17示出将触发器(FF)电路三模化、将多数表决电路与各个触发器电路的输出连接了的TMRFF(Triple Modular Redundancy Flip Flop，三模冗余触发器)。在TMRFF中，即使三个触发器电路之中一个由于软错误导致输出的高和低反转，如果其他两个保持正确的输出的值，则多数表决电路根据多数表决输出正确的信号。像这样，通过将触发器电路多模化，对软错误的耐性变强。然而，由于将触发器电路三模化，所以与一般的D型触发器电路相比，TMRFF的电路面积、延迟时间和耗电分别增加到5.2倍、1.5倍和3.2倍左右。
像这样，在电路级中的对策虽然可靠性变高，但是存在面积、延迟时间和耗电的开销大这样的问题。
与此相对，作为在器件级中的对策，能够举出利用在硅衬底和晶体管(表面硅)之间设置绝缘物的层的所谓FD-SOI(Fully Depleted Silicon On Insulator，全耗尽绝缘体上硅)结构的对策。
如图18所示，在FD-SOI结构中，在硅衬底和晶体管之间设置被称作BOX(BuriedOxide，隐埋氧化物)层的绝缘层。作为BOX层，主要可使用SiO2。由此，由于能够以BOX层抑制电荷向漏极的收集，所以与体结构(Bulk Structure)相比对软错误的耐性提高到50～100倍左右。
然而，即使是FD-SOI结构，也存在寄生双极效应导致的软错误的问题。具体地，如图19所示，在nMOS晶体管的情况下，当利用残留在衬底的空穴的寄生双极晶体管变为ON时，电荷被漏极收集，保持值反转。
因此，为了充分的软错误对策，需要将利用FD-SOI结构的在器件级中的对策和在电路级中的对策组合。
作为这样的对策之一，提出了使用C单元(C-element)的非多模化对策(非专利文献1)。如图20所示，C单元具有连接在电源电位和基准电位之间的pMOS晶体管p101、pMOS晶体管p102、nMOS晶体管n101以及pMOS晶体管p102，向pMOS晶体管p102和nMOS晶体管n101的输入In2由于以反相器IN103、IN104构成的延迟电路相对于向pMOS晶体管p101和nMOS晶体管n102的输入In1延迟。因此，即使在反相器IN105中瞬间产生软错误导致的脉冲，由于pMOS晶体管p101和pMOS晶体管p102、以及nMOS晶体管n101和nMOS晶体管n102不同时切换，所以输出OUT也不变动。
此外，如图21所示，即使nMOS晶体管n101由于寄生双极效应变为ON，如果nMOS晶体管n102为OFF，则输出OUT也不变动。由于使用了这样的FD-SOI结构和C单元的非多模化对策，所以能够提高软错误耐性。
在非专利文献2中，提出了实施使用C单元的非多模化对策的D型触发器电路(Guard-Gate Flip Flop，保护门触发器)。图22是一般的D型触发器电路10的电路图，图23是非专利文献2所公开的D型触发器电路20的电路图。
D型触发器电路10为TGFF(Transmission Gate Flip Flop，传输门触发器)，如图22所示，具有主锁存器LA11、传输门TG、从锁存器LA12、三态反相器T3、反相器IN10以及时钟信号产生电路CL。主锁存器LA11具有：反相器IN1，其具有pMOS晶体管p1和nMOS晶体管n1；以及三态反相器T11，其具有pMOS晶体管p2、pMOS晶体管p3、nMOS晶体管n2以及nMOS晶体管n3，当CLK＝1时用主锁存器LA11对值进行保持。从锁存器LA12具有：反相器IN2，其具有pMOS晶体管p5和nMOS晶体管n5；以及三态反相器T12，其具有pMOS晶体管p6、pMOS晶体管p7、nMOS晶体管n6以及nMOS晶体管n7，当CLK＝0时用从锁存器LA12对值进行保持。
在D型触发器电路10中，当构成反相器IN1的任一个MOS的输出或构成三态反相器T11的任一个MOS的输出由于软错误反转时，主锁存器LA11的保持值变化。同样地，当构成反相器IN2的任一个MOS的输出或构成三态反相器T12的任一个MOS的输出由于软错误反转时，从锁存器LA12的保持值变化。
因此，图23所示的D型触发器电路20为如下结构：在一般的D型触发器电路10中，将反相器IN1和反相器IN2分别置换为C单元C1和C单元C2，进而，在向C单元C1的一个输入设置具有反相器IN21、IN22的延迟电路，在向C单元C2的一个输入设置具有反相器IN23、IN24的延迟电路。像这样，D型触发器电路20通过在一般的D型触发器电路10实施使用C单元的非多模化对策，强化了软错误耐性。
现有技术文献
非专利文献
非专利文献1：A.Balasubramanian et al.,"RHBD Techniques for MitigatingEffects of Single-Event Hits Using Guard-Gates",IEEE TRANSACTIONS ON NUCLEARSCIENCE,VOL.52,NO.6,DECEMBER 2005,p.2531-2535
非专利文献2：H.Zhang et al.,"Temperature Dependence of Soft-ErrorRates for FF designs in 20-nm Bulk Planar and 16-nm Bulk FinFETTechnologies",2016 IEEE International Reliability Physics Symposium(IRPS)
发明内容
发明要解决的问题
图23所示的D型触发器电路20虽然强化了软错误耐性，但是由于是在一般的D型触发器电路10追加了共计12个MOS晶体管p21～p26、n21～n26的结构，所以电路面积变大。此外，由于在C单元设置有延迟电路，所以延迟时间变大，不能应用于使用了高频时钟的系统。
本发明是为了解决上述问题而完成的，其课题在于，提供一种D型触发器电路，其与强化了软错误耐性的现有的D型触发器电路相比，在抑制电路面积和延迟时间的增大的同时具有高的软错误耐性。
用于解决问题的方案
为了解决所述课题，本发明所涉及的D型触发器电路的特征在于，具有主锁存器、传输门以及从锁存器，所述主锁存器具有第一反相器和第一三态反相器，第一反相器具有第一pMOS晶体管和第一nMOS晶体管，第一pMOS晶体管的源极漏极中的一个与电源电位连接，第一nMOS晶体管的源极漏极中的一个与第一pMOS晶体管的源极漏极中的另一个连接，第一nMOS晶体管的源极漏极中的另一个接地，第一nMOS晶体管的栅极与第一pMOS晶体管的栅极连接，第一三态反相器具有第二pMOS晶体管、第三pMOS晶体管、第二nMOS晶体管以及第三nMOS晶体管，第二pMOS晶体管的源极漏极中的一个与电源电位连接，第三pMOS晶体管的源极漏极中的一个直接或间接地与第二pMOS晶体管的源极漏极中的另一个连接，第三pMOS晶体管的源极漏极中的另一个直接或间接地与第一节点连接，在第三pMOS晶体管的栅极输入反相时钟信号，第一节点与第一pMOS晶体管的栅极和第一nMOS晶体管的栅极连接，与第一pMOS晶体管的栅极和第一nMOS晶体管的栅极一起构成所述主锁存器的输入部，第二nMOS晶体管的源极漏极中的一个直接或间接地与第一节点连接，在第二nMOS晶体管的栅极输入时钟信号，第三nMOS晶体管的源极漏极中的一个直接或间接地与第二nMOS晶体管的源极漏极中的另一个连接，第三nMOS晶体管的源极漏极中的另一个接地，第二pMOS晶体管的栅极和第三nMOS晶体管的栅极彼此连接从而构成所述主锁存器的输出部，并且与第一pMOS晶体管的源极漏极中的另一个和第一nMOS晶体管的源极漏极中的一个连接，所述传输门具有第四pMOS晶体管和第四nMOS晶体管，第四pMOS晶体管的源极漏极中的一个和第四nMOS晶体管的源极漏极中的一个彼此连接从而构成所述传输门的输入部，并且与所述主锁存器的所述输出部连接，第四pMOS晶体管的源极漏极中的另一个和第四nMOS晶体管的源极漏极中的另一个彼此连接从而构成所述传输门的输出部，所述从锁存器具有第二反相器和第二三态反相器，第二反相器具有第五pMOS晶体管和第五nMOS晶体管，第五pMOS晶体管的源极漏极中的一个与电源电位连接，第五nMOS晶体管的源极漏极中的一个与第五pMOS晶体管的源极漏极中的另一个连接，第五nMOS晶体管的源极漏极中的另一个接地，第五nMOS晶体管的栅极与第五pMOS晶体管的栅极连接，第二三态反相器具有第六pMOS晶体管、第七pMOS晶体管、第六nMOS晶体管以及第七nMOS晶体管，第六pMOS晶体管的源极漏极中的一个与电源电位连接，第七pMOS晶体管的源极漏极中的一个直接或间接地与第六pMOS晶体管的源极漏极中的另一个连接，第七pMOS晶体管的源极漏极中的另一个直接或间接地与第二节点连接，在第七pMOS晶体管的栅极输入时钟信号，第二节点与第五pMOS晶体管的栅极和第五nMOS晶体管的栅极连接，与第五pMOS晶体管的栅极和第五nMOS晶体管的栅极一起构成所述从锁存器的输入部，第六nMOS晶体管的源极漏极中的一个直接或间接地与第二节点连接，在第六nMOS晶体管的栅极输入反相时钟信号，第七nMOS晶体管的源极漏极中的一个直接或间接地与第六nMOS晶体管的源极漏极中的另一个连接，第七nMOS晶体管的源极漏极中的另一个接地，第六pMOS晶体管的栅极和第七nMOS晶体管的栅极彼此连接从而构成所述从锁存器的输出部，并且与第五pMOS晶体管的源极漏极中的另一个、第五nMOS晶体管的源极漏极中的一个以及所述传输门的所述输出部连接，其中，第一三态反相器还具有第八pMOS晶体管和第八nMOS晶体管，第八pMOS晶体管的源极漏极中的一个和另一个分别与第二pMOS晶体管的源极漏极中的另一个和第三pMOS晶体管的源极漏极中的一个、或者第三pMOS晶体管的源极漏极中的另一个和第一节点连接，第八nMOS晶体管的源极漏极中的一个和另一个分别与第二nMOS晶体管的源极漏极中的另一个和第三nMOS晶体管的源极漏极中的一个、或者第一节点和第二nMOS晶体管的源极漏极中的一个连接，第八pMOS晶体管的栅极和第八nMOS晶体管的栅极彼此连接，并且与第六pMOS晶体管的源极漏极中的另一个和第七pMOS晶体管的源极漏极中的另一个的连接部、以及第六nMOS晶体管的源极漏极中的另一个和第七nMOS晶体管的源极漏极中的一个的连接部连接。
发明效果
根据本发明，能够提供一种D型触发器电路，其与强化了软错误耐性的现有的D型触发器电路相比，在抑制电路面积和延迟时间的增大的同时具有高的软错误耐性。
附图说明
图1是本发明的一个实施方式所涉及的D型触发器电路的电路图。
图2是D型触发器电路中的软错误的抑制机理的说明图。
图3是D型触发器电路中的软错误的抑制机理的说明图。
图4是D型触发器电路中的软错误的抑制机理的说明图。
图5是D型触发器电路中的软错误的抑制机理的说明图。
图6是D型触发器电路中的软错误的抑制机理的说明图。
图7是D型触发器电路中的软错误的抑制机理的说明图。
图8是D型触发器电路中的软错误的抑制机理的说明图。
图9是变形例1所涉及的D型触发器电路的电路图。
图10是变形例2所涉及的D型触发器电路的电路图。
图11是变形例3所涉及的D型触发器电路的电路图。
图12是示出当辐射线与nMOS晶体管n1碰撞时的图10所示的D型触发器电路的节点NA、NB、ND以及NE处的各电位的随时间变化的图表。
图13是示出当辐射线与nMOS晶体管n1碰撞时的图22所示的一般的D型触发器电路的节点NB处的电位的随时间变化的图表。
图14是表示软错误的发生原理的图。
图15是示意性地表示辐射线通过晶体管的情况的图。
图16是表示辐射线导致晶体管的输出电压反转了的情况的图。
图17是示意性地表示将触发器电路三模化了的电路的图。
图18是示意性地表示设置了BOX层的半导体芯片的结构的图。
图19是寄生双极效应导致的软错误的说明图。
图20是实施了使用了C单元的非多模化对策的电路例子。
图21是使用了C单元的非多模化对策的说明图。
图22是一般的D型触发器电路的电路图。
图23是强化了软错误耐性的现有的D型触发器电路的电路图。
图24是示出实施例2中的测定结果的图表。
具体实施方式
以下，参照附图对本发明的一个实施方式进行说明。
图1是本发明的一个实施方式所涉及的D型触发器电路1的电路图。D型触发器电路1具有三态反相器T3、主锁存器LA1、传输门TG、从锁存器LA2、反相器IN10以及时钟信号产生电路CL。
三态反相器T3具有从电源电位侧向GND即基准电位侧依次串联连接的pMOS晶体管p11、pMOS晶体管p12、nMOS晶体管n11以及nMOS晶体管n12。在pMOS晶体管p12的栅极输入控制用的时钟信号(CLK)，在nMOS晶体管n11的栅极输入反转时钟信号(“带上划线”的CLK)。三态反相器T3具有作为输出部的节点N0。
主锁存器LA1具有反相器IN1和三态反相器T1。反相器IN1具有pMOS晶体管p1和nMOS晶体管n1。pMOS晶体管p1的源极(源极和漏极中的一个)与电源电位连接，nMOS晶体管n1的漏极(源极和漏极中的一个)与pMOS晶体管p1的漏极(源极和漏极中的另一个)连接，nMOS晶体管n1的源极(源极和漏极中的另一个)接地，nMOS晶体管n1的栅极与pMOS晶体管p1的栅极连接。三态反相器T1具有pMOS晶体管p2、pMOS晶体管p3、nMOS晶体管n2以及nMOS晶体管n3。pMOS晶体管p2的源极(源极和漏极中的一个)与电源电位连接，pMOS晶体管p3的源极(源极和漏极中的一个)直接或间接地与pMOS晶体管p2的漏极(源极和漏极中的另一个)连接，pMOS晶体管p3的漏极(源极和漏极中的另一个)直接或间接地与节点N1连接，在pMOS晶体管p3的栅极输入反转时钟信号。节点N1与pMOS晶体管p1的栅极和nMOS晶体管n1的栅极连接，与pMOS晶体管p1的栅极和nMOS晶体管n1的栅极一起构成主锁存器LA1的输入部。nMOS晶体管n2的漏极(源极和漏极中的一个)直接或间接地与节点N1连接，在nMOS晶体管n2的栅极输入时钟信号。nMOS晶体管n3的漏极(源极和漏极中的一个)直接或间接地与nMOS晶体管n2的源极(源极和漏极中的另一个)连接，nMOS晶体管n3的源极(源极和漏极中的另一个)接地。pMOS晶体管p2的栅极和nMOS晶体管n3的栅极彼此连接从而构成主锁存器LA1的输出部，并且与pMOS晶体管p1的漏极(源极和漏极中的另一个)和nMOS晶体管n1的漏极(源极和漏极中的一个)连接。
主锁存器LA1的结构与图22所示的一般的D型触发器电路10的主锁存器LA11相同，但在本实施方式所涉及的D型触发器电路1的主锁存器LA1中，三态反相器T1还具有pMOS晶体管p8和nMOS晶体管n8。关于pMOS晶体管p8和nMOS晶体管n8的连接，在后面叙述。
传输门TG具有pMOS晶体管p4和nMOS晶体管n4。pMOS晶体管p4的源极(源极和漏极中的一个)和nMOS晶体管n4的源极(源极和漏极中的一个)彼此连接从而构成传输门TG的输入部，并且与主锁存器LA1的输出部连接。pMOS晶体管p4的漏极(源极和漏极中的另一个)和nMOS晶体管n4的漏极(源极和漏极中的另一个)彼此连接从而构成传输门TG的输出部。
从锁存器LA2具有反相器IN2和三态反相器T2。反相器IN2具有pMOS晶体管p5和nMOS晶体管n5。pMOS晶体管p5的源极(源极和漏极中的一个)与电源电位连接，nMOS晶体管n5的漏极(源极和漏极中的一个)与pMOS晶体管p5的漏极(源极和漏极中的另一个)连接，nMOS晶体管n5的源极(源极和漏极中的另一个)接地，nMOS晶体管n5的栅极与pMOS晶体管p5的栅极连接。三态反相器T2具有pMOS晶体管p6、pMOS晶体管p7、nMOS晶体管n6以及nMOS晶体管n7。pMOS晶体管p6的源极(源极和漏极中的一个)与电源电位连接，pMOS晶体管p7的源极(源极和漏极中的一个)直接或间接地与pMOS晶体管p6的漏极(源极和漏极中的另一个)连接，pMOS晶体管p7的漏极(源极和漏极中的另一个)直接或间接地与节点N2连接，在pMOS晶体管p7的栅极输入时钟信号。节点N2与pMOS晶体管p5的栅极和nMOS晶体管n5的栅极连接，与pMOS晶体管p5的栅极和nMOS晶体管n5的栅极一起构成从锁存器LA2的输入部，并且与传输门TG的输出部连接。nMOS晶体管n6的漏极(源极和漏极中的一个)直接或间接地与节点N2连接，在nMOS晶体管n6的栅极输入反转时钟信号。nMOS晶体管n7的漏极(源极和漏极中的一个)直接或间接地与nMOS晶体管n6的源极(源极和漏极中的另一个)连接，nMOS晶体管n7的源极(源极和漏极中的另一个)接地。pMOS晶体管p6的栅极和nMOS晶体管n7的栅极彼此连接从而构成从锁存器LA2的输出部，并且与pMOS晶体管p5的漏极(源极和漏极中的另一个)和nMOS晶体管n5的漏极(源极和漏极中的一个)连接。
从锁存器LA2的以上的结构与图22所示的一般的D型触发器电路10的从锁存器LA12相同。
反相器IN10具有pMOS晶体管p13和nMOS晶体管n13。pMOS晶体管p13和nMOS晶体管n13从电源电位侧向基准电位侧依次串联连接。具体地，pMOS晶体管p13的源极与电源电位连接，pMOS晶体管p13的漏极与nMOS晶体管n13的漏极连接。nMOS晶体管n13的源极接地。pMOS晶体管p13的漏极和nMOS晶体管n13的漏极的连接部构成反相器IN10的输出部。pMOS晶体管p13和nMOS晶体管n13的栅极彼此连接，并且与从锁存器LA2的输出部连接。
时钟信号产生电路CL是生成时钟信号和反转时钟信号的电路，具有二级的反相器IN11和反相器IN12。反相器IN11具有pMOS晶体管p14和nMOS晶体管n14。pMOS晶体管p14的栅极和nMOS晶体管n14的栅极由连接布线连接，在该连接布线输入向反相器IN11的时钟信号。pMOS晶体管p14的源极与电源电位连接，pMOS晶体管p14的漏极与nMOS晶体管n14的漏极连接，该连接部分构成反相器IN11的信号的输出部。nMOS晶体管n14的源极与GND即基准电位连接。反相器IN12具有pMOS晶体管p15和nMOS晶体管n15。pMOS晶体管p15的栅极和nMOS晶体管n15的栅极由连接布线连接，该连接布线与反相器IN11的输出部连接。pMOS晶体管p15的源极与电源电位连接，pMOS晶体管p15的漏极与nMOS晶体管n15的漏极连接，该连接部分构成反相器IN12的信号的输出部。nMOS晶体管n15的源极与基准电位连接。通过以上的结构，时钟信号产生电路CL从反相器IN11输出反转时钟信号，从反相器IN12输出时钟信号。
以上说明了的D型触发器电路1的结构之中，三态反相器T3、传输门TG、反相器IN10以及时钟信号产生电路CL与图22所示的一般的D型触发器电路10相同。另一方面，如上所述，主锁存器LA1在三态反相器T1还具有pMOS晶体管p8和nMOS晶体管n8方面，与D型触发器电路10的主锁存器LA11不同。
具体地，pMOS晶体管p8的源极(源极和漏极中的一个)和漏极(源极和漏极中的另一个)分别与pMOS晶体管p2的漏极(源极和漏极中的另一个)和pMOS晶体管p3的源极(源极和漏极中的一个)连接。此外，nMOS晶体管n8的漏极(源极和漏极中的一个)和源极(源极和漏极中的另一个)分别与nMOS晶体管n2的源极(源极和漏极中的另一个)和nMOS晶体管n3的漏极(源极和漏极中的一个)连接。进而，pMOS晶体管p8的栅极和nMOS晶体管n8的栅极彼此连接，并且与三态反相器T2的pMOS晶体管p6的漏极(源极和漏极中的另一个)和nMOS晶体管n7的漏极(源极和漏极中的一个)连接。
如上这样，本实施方式所涉及的D型触发器电路1为在图22所示的一般的D型触发器电路10中追加了pMOS晶体管p8和nMOS晶体管n8共计两个MOS的结构。与此相对，图23所示的强化了软错误耐性的现有的D型触发器电路20为在D型触发器电路10追加了共计12个MOS的结构。因此，D型触发器电路1与D型触发器电路20相比能够大幅地抑制电路面积的增大。此外，D型触发器电路1由于不具有延迟电路，所以与D型触发器电路20相比也能够抑制延迟时间。
进而，D型触发器电路1的主锁存器LA1具有与D型触发器电路20的主锁存器LA21同等的软错误耐性。基于图2至图8对D型触发器电路1中的软错误的抑制机理进行说明。
图2示出当CLK＝1时用主锁存器LA1对值进行保持的初始状态下的D型触发器电路1的主锁存器LA1、传输门TG以及从锁存器LA2。图中，关于节点NA、NB、NC、ND和NE的电位，在高电平的情况下表示为[1]，在低电平的情况下表示为[0]。此外，关于各MOS的状态，在导通状态的情况下表示为ON，在非导通状态的情况下表示为OFF。在初始状态下，节点NA、NB、NC、ND以及NE的各电位分别为[0]、[1]、[1]、[0]、[1]，主锁存器LA1对值“1”进行保持。
此处，如图3所示，粒子束与主锁存器LA1的nMOS晶体管n1碰撞，软错误导致从OFF反转成ON。由此，瞬间产生脉冲，节点NB的电位从[1]切换成[0]。需要说明的是，在图3至图8中，用斜体字示出反转了的MOS的状态。
接下来，如图4所示，脉冲被三态反相器T1的pMOS晶体管p2和nMOS晶体管n3获取，pMOS晶体管p2和nMOS晶体管n3的状态反转。此外，通过了传输门TG的脉冲导致反相器IN2的pMOS晶体管p5和nMOS晶体管n5的状态反转。
由此，如图5所示，被反相器IN2反转了的脉冲(以下称为“第一反转脉冲”)导致节点ND的电位从[0]切换成[1]。此时，由于反相器IN2作为延迟电路发挥功能，所以反转了的pMOS晶体管p2和nMOS晶体管n3的状态返回初始状态。
接下来，如图6所示，第一反转脉冲被三态反相器T2的pMOS晶体管p6和nMOS晶体管n7获取，pMOS晶体管p6和nMOS晶体管n7的状态反转。
由此，如图7所示，被三态反相器T2进一步反转了的脉冲(以下称为“第二反转脉冲”)导致节点NE的电位从[1]切换成[0]。
接下来，如图8所示，第二反转脉冲被三态反相器T1的pMOS晶体管p8和nMOS晶体管n8获取，pMOS晶体管p8和nMOS晶体管n8的状态反转。然而，由于pMOS晶体管p2和nMOS晶体管n3分别为OFF和ON，所以节点NA的状态不变化。因此，主锁存器LA1能够继续对值“1”进行保持。
像这样，当软错误导致产生脉冲时，三态反相器T1的pMOS晶体管p2和pMOS晶体管p8、以及nMOS晶体管n3和nMOS晶体管n8暂时反转。然而，由于脉冲通过的反相器IN2和三态反相器T2作为延迟电路发挥功能，所以pMOS晶体管p2和pMOS晶体管p8、以及nMOS晶体管n3和nMOS晶体管n8不同时反转。因此，主锁存器LA1的保持值一直不切换。
如上这样，D型触发器电路1的主锁存器LA1为在图22所示的一般的D型触发器电路10追加了两个MOS的结构，通过对布线想办法，具有与图23所示的强化了软错误耐性的现有的D型触发器电路20的主锁存器LA21同等的软错误耐性。此外，如上所述，D型触发器电路1与D型触发器电路20相比能够大幅地抑制电路面积的增大。进而，D型触发器电路1由于在主锁存器LA1的输入部和从锁存器LA2的输出部之间不设置延迟电路，所以也能够抑制延迟时间。因此，与强化了软错误耐性的现有的D型触发器电路20相比，能够在抑制电路面积和延迟时间的增大的同时具有高的软错误耐性。
(变形例1)
图9是变形例1所涉及的D型触发器电路2的电路图。D型触发器电路2为在图1所示的D型触发器电路1中将三态反相器T1置换成三态反相器T1'的结构。在三态反相器T1'中，pMOS晶体管p8的源极(源极和漏极中的一个)和漏极(源极和漏极中的另一个)分别与nMOS晶体管n3的源极(源极和漏极中的另一个)和节点N1连接。此外，nMOS晶体管n8的漏极(源极和漏极中的一个)和源极(源极和漏极中的另一个)分别与节点N1和nMOS晶体管n2的漏极(源极和漏极中的一个)连接。即，三态反相器T1'为在图1所示的三态反相器T1中调换了pMOS晶体管p8和pMOS晶体管p3、调换了nMOS晶体管n8和nMOS晶体管n3的结构。
如前所述，如果pMOS晶体管p2和pMOS晶体管p8、以及nMOS晶体管n3和nMOS晶体管n8不同时反转，则主锁存器LA1和从锁存器LA2的保持值一直不切换。在图9所示的D型触发器电路2中，pMOS晶体管p2和pMOS晶体管p8的距离、以及nMOS晶体管n3和nMOS晶体管n8的距离比图1所示的D型触发器电路1大。因此，由于能够降低一条粒子束导致pMOS晶体管p2和pMOS晶体管p8、或者nMOS晶体管n3和nMOS晶体管n8同时反转的概率，所以能够进一步提高软错误耐性。
(变形例2)
在上述的D型触发器电路1、2中，提高了主锁存器LA1中的软错误耐性，在变形例2中，对提高从锁存器LA2中的软错误耐性的结构进行说明。
图10是变形例2所涉及的D型触发器电路3的电路图。D型触发器电路3为在图1所示的D型触发器电路1中从锁存器LA2还具有反相器IN3、将三态反相器T2置换成三态反相器T2'的结构。反相器IN3具有pMOS晶体管p9和nMOS晶体管n9。pMOS晶体管p9的源极(源极和漏极中的一个)与电源电位连接，nMOS晶体管n9的漏极(源极和漏极中的一个)与pMOS晶体管p9的漏极(源极和漏极中的另一个)连接，nMOS晶体管n9的源极(源极和漏极中的另一个)接地，nMOS晶体管n9的栅极与pMOS晶体管p9的栅极连接。pMOS晶体管p9的栅极和nMOS晶体管n9的栅极经由反相器IN10与从锁存器LA2的输出部连接。即，在pMOS晶体管p9的栅极和nMOS晶体管n9的栅极输入来自从锁存器LA2的输出部的输出信号的反转信号。
三态反相器T2'还具有pMOS晶体管p10和nMOS晶体管n10。pMOS晶体管p10的源极(源极和漏极中的一个)和漏极(源极和漏极中的另一个)分别与pMOS晶体管p6的漏极(源极和漏极中的另一个)和pMOS晶体管p7的源极(源极和漏极中的一个)连接。此外，nMOS晶体管n10的漏极(源极和漏极中的一个)和源极(源极和漏极中的另一个)分别与nMOS晶体管n6的漏极(源极和漏极中的另一个)和nMOS晶体管n7的漏极(源极和漏极中的一个)连接。pMOS晶体管p10的栅极和nMOS晶体管n10的栅极彼此连接，并且与pMOS晶体管p9的漏极(源极和漏极中的另一个)和nMOS晶体管n9的漏极(源极和漏极中的一个)连接。
通过以上的结构，在D型触发器电路3中，即使软错误导致从锁存器LA2的反相器IN2中的任一个MOS的状态反转、产生脉冲，由于反相器IN10和反相器IN3作为延迟电路发挥功能，pMOS晶体管p6和pMOS晶体管p10、以及nMOS晶体管n7和nMOS晶体管n10也不同时反转。因此，只追加四个MOS，就能够提高从锁存器LA2中的软错误耐性。
(变形例3)
图11是变形例3所涉及的D型触发器电路4的电路图。D型触发器电路4为在图10所示的D型触发器电路3中，将三态反相器T1置换成三态反相器T1′、将三态反相器T2′置换成三态反相器T2″的结构。三态反相器T1′与图9所示的相同。在三态反相器T2″中，pMOS晶体管p10的源极(源极和漏极中的一个)和漏极(源极和漏极中的另一个)分别与pMOS晶体管p7的漏极(源极和漏极中的另一个)和节点N2连接，nMOS晶体管n10的漏极(源极和漏极中的一个)和源极(源极和漏极中的另一个)分别与节点N2和nMOS晶体管n6的漏极(源极和漏极中的一个)连接。
在图11所示的D型触发器电路4中，pMOS晶体管p6和pMOS晶体管p10的距离、以及nMOS晶体管n6和nMOS晶体管n10的距离比图10所示的D型触发器电路3大。因此，由于能够降低一条粒子束导致pMOS晶体管p6和pMOS晶体管p10、或者nMOS晶体管n6和nMOS晶体管n10同时反转的概率，所以能够进一步提高软错误耐性。
(总结)
图22所示的一般的D型触发器电路10、图23所示的强化了软错误耐性的现有的D型触发器电路20、上述实施方式所涉及的D型触发器电路1和D型触发器电路3的电路性能(电源电压1.2V、工艺65nmFDSOI)示于表1。
[表1]
延迟时间
动态功率
面积
晶体管数
D型触发器电路10
1
1
1
24
D型触发器电路20
2.20(1)
1.06(1)
1.47(1)
36
D型触发器电路1
1.06(0.48)
1.03(0.97)
1.06(0.72)
26
D型触发器电路3
1.08(0.49)
1.02(0.96)
1.18(0.80)
30
延迟时间、动态功率以及面积的数值为将D型触发器电路10设为1的情况下的相对值，括号内的数值为将D型触发器电路20设为1的情况下的相对值。D型触发器电路1和D型触发器电路3与现有的D型触发器电路20相比，延迟时间削减了约50％，面积开销削减了约20％。此外，如后述的实施例所示，D型触发器电路3具有与D型触发器电路20同等的软错误耐性。
像这样，本实施方式所涉及的D型触发器电路1至4与强化了软错误耐性的现有的D型触发器电路20相比，在抑制电路面积和延迟时间的增大的同时具有同等的软错误耐性。
以上，对本发明的实施方式和变形例进行了说明，但本发明并不限定于上述实施方式和变形例，只要不脱离其主旨，就能够进行各种各样的变更。因此，适当组合上述实施方式和变形例所公开的技术手段得到的方式也属于本发明的技术范围。
此外，在上述实施方式中，各MOS晶体管虽然为图18所示的FD-SOI结构，但是也可以为体结构。
实施例
[实施例1]
在本实施例1中，通过器件模拟(TCAD)验证了图10所示的D型触发器电路3具有充分的软错误耐性。TCAD使用Synopsys Sentaurus。具体地，使用Sentaurus StructureEditor根据布局用3D构建器件的结构，使用Sentaurus Device进行粒子束碰撞的评价。
在粒子束碰撞的评价中，以3D制作图10所示的反相器IN1，以电路模型制作三态反相器T1、传输门TG、反相器IN2、三态反相器T2'、反相器IN3以及反相器IN10。将电源电压设为1.2V，在初始状态下，将节点NA、NB、ND、NE处的各电位分别设为0V、1.2V、0V、1.2V。接下来，使60MeV·cm2/mg的带电粒子碰撞nMOS晶体管n1，调查节点NA、NB、ND、NE处的各电位的随时间变化。其结果示于图12。
由于反相器IN2和三态反相器T2'作为延迟电路发挥功能，所以从粒子束碰撞到节点NE的电位成为低电平(约0.4V)花费65ps。在该时刻，由于节点NB的电位返回高电平(约1.0V)，所以pMOS晶体管p2和pMOS晶体管p8、以及nMOS晶体管n3和nMOS晶体管n8不同时反转，节点NA的电位几乎不变动。
像这样，可知，在D型触发器电路3中，即使60MeV·cm2/mg的带电粒子碰撞，保持值也不反转。
此外，作为比较例，也验证了图22所示的一般的D型触发器电路10的软错误耐性。具体地，以3D制作图22所示的反相器IN1，以电路模型制作三态反相器T11、传输门TG、反相器IN2、三态反相器T12以及反相器IN10。将电源电压设为1.2V，在初始状态下，将节点NB处的电位设为1.2V。接下来，使5.8或5.9MeV·cm2/mg的带电粒子碰撞nMOS晶体管n1，调查节点NB处的电位的随时间变化。其结果示于图13。
由图13可知，在一般的D型触发器电路10中，即使上述的实施例1中的带电粒子的1/10的能量(约6MeV·cm2/mg)的带电粒子碰撞，保持值也反转。即，可知，D型触发器电路3与一般的D型触发器电路10相比，具有10倍以上的软错误耐性。
像这样，在一般的D型触发器电路中，由带电粒子的碰撞产生的脉冲影响大范围的MOS晶体管。另一方面，本发明所涉及的D型触发器电路为在一般的D型触发器电路追加了两个MOS晶体管的结构，通过对布线想办法，将由带电粒子的碰撞产生的脉冲的影响限制在小范围。即，本发明人们首次发现，通过追加两个MOS晶体管能够使软错误耐性飞跃性地提高。
[实施例2]
在本实施例2中，为了证实本发明所涉及的D型触发器电路满足自动驾驶所需要的可靠性，进行了利用中子束照射的可靠性试验。具体地，对图1所示的D型触发器电路1(晶体管间距离D1＝240nm，以下称为“FF1240”)、D型触发器电路1(晶体管间距离D1＝480nm，以下称为“FF1480”)、图3所示的D型触发器电路3(晶体管间距离D1＝240nm，以下称为“FF3240”)、D型触发器电路3(晶体管间距离D1＝480nm，以下称为“FF3480”)照射白色中子束(加速系数：3.77×108)，对各电路测定FIT值。此外，作为比较例，对图22所示的D型触发器电路10(以下称为“FF10”)和图23所示的D型触发器电路20(以下称为“FF20”)，也同样地照射白色中子束(加速系数：3.77×108)，对各电路测定FIT值。电源电压在任一电路中均为0.6V。测定结果示于表2和图24。
[表2]
电路
FIT值(α)
FF10
6.68(4.30)
FF20
0.00(3.09)
FF1<sub>240</sub>
2.31(3.85)
FF1<sub>480</sub>
1.81(3.56)
FF3<sub>240</sub>
1.63(3.46)
FF3<sub>480</sub>
1.12(3.22)
与此相对，在道路车辆功能安全标准ISO26262中，按照汽车部件以表3的方式确定FIT值(1FIT：一个芯片以平均109小时一次的概率发生故障)。
[表3]
级别
FIT值
对象
ASIL-A
<1000
倒车影像等便利的功能
ASIL-B，C
<100
与安全性相关的功能(制动器、仪表板)
ASIL-D
<10
自动驾驶(谷歌汽车、特斯拉)
可知，本实施例所涉及的电路(FF1240、FF1480、FF3240、FF3480)均低于10FIT/Mbit，满足ASIL-D。另一方面，现有的一般的电路(FF10)的误差范围的上限超过10FIT/Mbit。此外，实施了非多模化对策的现有的电路(FF20)虽然满足ASIL-D，但是由于电路面积和延迟时间大，所以不能应用于使用了高频时钟的系统。
如上这样，可知，本发明所涉及的D型触发器电路在抑制电路面积和延迟时间的增大的同时具有充分满足自动驾驶的安全标准的软错误耐性。
产业上的可利用性
本发明所涉及的D型触发器电路能够应用于所有电气设备，尤其适合要求软错误耐性的汽车、航空器、航天器、医疗设备等。
附图标记说明
1：D型触发器电路
2：D型触发器电路
3：D型触发器电路
4：D型触发器电路
10：D型触发器电路
20：D型触发器电路
CL：时钟信号产生电路
IN1：反相器(第一反相器)
IN2：反相器(第二反相器)
IN3：反相器(第三反相器)
IN10：反相器
IN11：反相器
IN12：反相器
LA1：主锁存器
LA2：从锁存器
N0：节点
N1：节点(第一节点)
N2：节点(第二节点)
NA：节点
NB：节点
NC：节点
ND：节点
NE：节点
T1：三态反相器(第一三态反相器)
T1'：三态反相器(第一三态反相器)
T2：三态反相器(第二三态反相器)
T2'：三态反相器(第二三态反相器)
T2"：三态反相器(第二三态反相器)
T3：三态反相器
TG：传输门
n1～n10：nMOS晶体管
n11～n15：nMOS晶体管
p1～p10：pMOS晶体管
p11～p15：pMOS晶体管
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