阅读说明：本技术 移除d触发器复位、置位引脚的方法、d触发器以及电路 (Remove d type flip flop reset, the method for set pin, d type flip flop and circuit ) 是由 肖斌 陆炳华 沈意斌 韩磊 于 2019-08-26 设计创作，主要内容包括：移除D触发器复位、置位引脚的方法、D触发器以及电路,移除D触发器复位引脚的方法包括：选择具有第一复位引脚、第一D引脚和第一Q引脚的第一D触发器；确定第一D引脚能够通过功能路径接收复位信号；移除第一复位引脚。本发明技术方案能够同时优化性能、功耗和面积这三者。(D type flip flop reset, the method for set pin, d type flip flop and circuit are removed, the method for removing d type flip flop reset pin includes: the first d type flip flop that selection has the first reset pin, the first D pin and the first Q pin；Determine that the first D pin can receive reset signal by feature path；Remove the first reset pin.Technical solution of the present invention can optimize this three of performance, power consumption and area simultaneously.)

移除D触发器复位、置位引脚的方法、D触发器以及电路

技术领域

本发明涉及数字电路技术领域，尤其涉及移除D触发器复位、置位引脚的方法、D触发器以及电路。

背景技术

芯片设计时会考虑一些重要的指标，比如，性能、功耗和面积(Performance,Power,Area，简称为“PPA”)。其中，性能指芯片能够处理的数据量，其与电路的时钟频率关联；功耗指电路所用的能量；面积指电路占用硅片的面积。

性能、功耗和面积这三个指标相互影响，比如，为了提高性能，就需要尺寸更大的晶体管、或者更多的晶体管，相应地，芯片的面积和功耗也会增大；为了减少功耗，可以降低芯片的性能(降低时钟频率)、减少芯片的面积；为了减小面积，可以使用尺寸更小的晶体管、或者更少的晶体管，而尺寸更小的晶体管、或者更少的晶体管会降低芯片的性能。

发明内容

本发明解决的技术问题是如何改进D触发器的性能、功耗和面积等。

为解决上述技术问题，本发明实施例提供一种移除D触发器复位引脚的方法，该方法包括：选择具有第一复位引脚、第一D引脚和第一Q引脚的第一D触发器；确定第一D引脚能够通过功能路径接收复位信号；移除第一复位引脚。

可选的，功能路径设置于时序逻辑电路中。

可选的，时序逻辑电路包括具有第二复位引脚、第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，第二复位引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

可选的，移除第一复位引脚包括：如果在第一Q引脚处检测出从第一D引脚传播来的信号，则移除第一复位引脚。

本发明实施例还提供一种移除D触发器置位引脚的方法，该方法包括：选择具有第一置位引脚、第一D引脚和第一Q引脚的D触发器；确定第一D引脚能够通过功能路径接收置位信号；移除置位引脚。

可选的，功能路径设置于时序逻辑电路中。

可选的，时序逻辑电路包括具有第二置位引脚、第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，第二置位引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

可选的，移除第一置位引脚包括：如果在第一Q引脚处检测出从第一D引脚传播来的置位信号，则移除第一置位引脚。

本发明实施例还提供一种复位D触发器的方法，包括：在时序逻辑电路中构造功能路径，以向第一D触发器提供复位信号；第一D触发器的第一D引脚接收复位信号；D触发器的内部存入低电平状态。

可选的，在第一D触发器的第一D引脚接收复位信号后，第一D触发器的第一Q引脚输出低电平信号。

可选的，第一D触发器的第一D引脚接收复位信号为：在时钟信号的边沿到来时第一D引脚接收复位信号。

可选的，时序逻辑电路包括具有复位引脚、第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，复位引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

本发明实施例还提供一种置位D触发器的方法，包括：在时序逻辑电路中构造功能路径，以向第一D触发器提供置位信号；第一D触发器的第一D引脚接收置位信号；D触发器的内部存入高电平状态。

可选的，在第一D触发器的第一D引脚接收置位信号后，第一D触发器的第一Q引脚输出高电平信号。

可选的，第一D触发器的第一D引脚接收置位信号为：在时钟信号的边沿到来时第一D引脚接收置位信号。

可选的，时序逻辑电路包括具有置位引脚、第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，置位引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

本发明实施例还提供一种D触发器，不包括复位引脚，并且配置成在D触发器的D引脚处接收复位信号、以及将复位信号传播到D触发器的Q引脚。

可选的，D触发器配置成在D引脚接收复位信号后D触发器的Q引脚输出低电平信号。

可选的，D触发器配置成在时钟信号的边沿到来时D引脚接收复位信号。

本发明实施例还提供另一种D触发器，不包括置位引脚，并且配置成在D触发器的D引脚处接收置位信号、以及将置位信号传播到D触发器的Q引脚。

可选的，D触发器配置成在D引脚接收置位信号后D触发器的Q引脚输出高电平信号。

可选的，D触发器配置成在时钟信号的边沿到来时D引脚接收置位信号。

本发明实施例还提供一种电路，包括：时序逻辑电路，时序逻辑电路包括配置成能够提供复位信号的功能路径；第一D触发器，第一D触发器包括第一D引脚，并且配置成通过第一D引脚接收来自功能路径的复位信号。

可选的，第一D触发器包括第一Q引脚，第一D触发器配置成在第一D引脚接收来自功能路径的复位信号后第一Q引脚输出低电平信号。

可选的，第一D触发器配置成在时钟信号的边沿到来时第一D引脚接收复位信号。

可选的，时序逻辑电路包括具有复位引脚、第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，复位引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

本发明实施例还提供另一种电路，包括：时序逻辑电路，时序逻辑电路包括配置成能够提供置位信号的功能路径；第一D触发器，第一D触发器包括第一D引脚，并且配置成通过第一D引脚接收来自功能路径的置位信号。

可选的，第一D触发器包括第一Q引脚，第一D触发器配置成在第一D引脚接收来自功能路径的置位信号后第一Q引脚输出高电平信号。

可选的，第一D触发器配置成在时钟信号的边沿到来时第一D引脚接收置位信号。

可选的，时序逻辑电路包括具有置位引脚、第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，置位引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

与现有技术相比，本发明实施例的技术方案具有有益效果。现有技术在改进PPA时，部分指标的优化以其它部分指标的劣化为代价；而本发明的技术方案可以同时优化性能、功耗和面积这三者。

附图说明

图1是本发明实施例一种移除D触发器复位引脚方法的流程图；

图2是本发明实施例移除D触发器复位引脚的示意图；

图3是本发明实施例移除D触发器复位引脚的时序图；

图4是本发明实施例一种移除D触发器置位引脚方法的流程图；

图5是本发明实施例移除D触发器置位引脚的示意图；

图6是本发明实施例移除D触发器置位引脚的时序图；

图7是本发明实施例一种复位D触发器方法的流程图；

图8是本发明实施例一种置位D触发器方法的流程图；

图9是本发明实施例一种D触发器的结构示意图；

图10是本发明实施例另一种D触发器的结构示意图；

图11是本发明实施例一种电路的结构示意图；

图12是本发明实施例另一种电路的结构示意图。

具体实施方式

现有技术在设计芯片时，比如在相同的制程条件下，会考虑到优化PPA中的部分指标，而该部分指标的优化是以其它部分指标的劣化为代价。相对照地，本发明的发明人通过改进现有设计，能够同时优化性能、功耗和面积这三者。具体而言，本发明技术方案移除了现有D触发器的复位引脚或者置位引脚，而引脚和相应绕线的移除减小了D触发器的尺寸、进而减小了芯片的面积，并且，引脚和相应绕线的移除也使得功耗减少和性能提升。

此外，由于芯片设计工具的流程化和标准化，具有相同设计的芯片具有基本相同的面积，因此，在标准化的芯片设计工具广泛使用的情形下，对于相同设计的芯片通常不会考虑如何优化元件的尺寸以及减小芯片的面积。相对照地，本发明的发明人考虑到D触发器的尺寸可以优化，比如移除D触发器复位引脚或者置位引脚。具体而言，本发明技术方案移除了现有D触发器的复位引脚(包括与复位引脚相关的复位电路)或者置位引脚(包括与置位引脚相关的置位电路)，而移除复位引脚或者置位引脚可以减小D触发器约15％的面积；并且，再结合布局布线处理(Place&Route，简称为P&R)，可以减小更多的面积，同时也减少了芯片功耗、提升了芯片性能，即改进了包含D触发器的芯片的PPA。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明实施例一种移除D触发器复位引脚方法100的流程图。D触发器(DFlip-Flop，简称为DFF)是时序数字电路，被广泛应用于逻辑电路的移位、寄存和计数等；D触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态(即次态)，D触发器的次态取决于翻转前D触发器D引脚的状态。

方法100包括以下步骤：

步骤S110：选择具有第一复位引脚、第一D引脚和第一Q引脚的第一D触发器；

步骤S120：确定第一D引脚能够通过功能路径接收复位信号；

步骤S130：移除第一复位引脚。

在步骤S110的实施中，选择具有第一复位引脚、第一D引脚和第一Q引脚的第一D触发器。

具体而言，芯片设计中涉及两类D触发器：有复位/置位的D触发器和没有复位/置位的D触发器。而为了保持对电路初始状态的控制，绝大部分D触发器都被设计为有复位/置位的D触发器，因此，需要选择有复位/置位的D触发器。进一步地，在有复位/置位的D触发器中，有一部分D触发器无法通过逻辑电路中的路径(或称为功能路径，function path)接收到期望的信号(0或者1)，因此，需要选择可以通过功能路径接收到期望信号的D触发器。

可以通过如下算法1和算法2来选择可以移除复位引脚的触发器。

算法1的伪代码如下：

当前网表为移除D触发器复位引脚前的网表；

在网表中找出全部有复位(rstn)引脚的D触发器，将复位引脚force为1’b1；

D触发器集合③为当前输入信号对应的D触发器集合，除去D触发器的时钟信号；

For each ONE_DFF in当前D触发器集合③

If ONE_DFF输入＝0 then

将其放入无需带rstn引脚的D触发器集合①

Else

将其放入需要带rstn引脚的D触发器集合②

将该D触发器输出force为0

找到与D触发器集合①和②的输出引脚耦接的D触发器作为下一轮的D触发器集合④；

触发器集合③＝触发器集合④；

重复上述操作，最终获得D触发器集合①和②。

对于算法1最终获得的D触发器集合②执行算法2。算法2的伪代码如下：

For each ONE_DFF in需要带rstn引脚的触发器集合②

If ONE_DFF输入＝0&其输出force＝0then

将其放入无需带rstn引脚的触发器集合⑤

将其force的操作去掉

Else

将其放入需要带rstn引脚的触发器集合⑥

最终将触发器集合①和⑤选择为可以移除复位引脚的触发器集合，其可以通过仿真来验证复位引脚可以移除。

在步骤S120的实施中，确定第一D引脚能够通过功能路径接收复位信号。

具体而言，功能路径能够向D触发器提供期望的复位信号(即低电平信号，表示为0)，该期望的复位信号提供至D触发器的一个引脚(比如为D引脚)。该功能路径设置于时序逻辑电路中。

D触发器的D引脚接收来自于时序逻辑电路的复位信号，该复位信号可以在时钟信号的边沿到来时接收、并且触发复位操作(称为“同步复位”)。

在一个实施例中，时序逻辑电路包括具有第二复位引脚、第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，第二复位引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

在另一个实施例中，时序逻辑电路包括具有第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，第二D引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

如图2所示，第一D触发器用标记210表示，第二D触发器用标记220表示，与门电路用标记230表示。第二D触发器220的复位引脚(用rstn表示)接收复位信号，第二D触发器220的Q引脚耦接到与门电路230的输入端，与门电路230的输出端耦接第一触发器210的D引脚。

当第二D触发器220的复位引脚接收到复位信号时，第二D触发器220的Q引脚输出低电平信号(用“0”表示)；与门电路230的一个输入端接收该低电平信号，与门电路230的另一个输入端可以接收任意时序逻辑电路(在图2中用标记240表示)的输入信号，与门电路230输出低电平信号；第一触发器210的D引脚接收该低电平信号，作为第一触发器210的复位信号，并且在第一触发器210的内部存入低电平状态(即0状态)，而在第一触发器210的Q引脚处输出低电平信号。

如本领域所知，D触发器的D引脚接收数据信号，D触发器的次态取决于D触发器翻转前D引脚的状态。但是，本发明实施例中，D触发器的D引脚不仅可以用于接收数据信号，还可以接收复位信号；基于该配置，可以省去D触发器的复位引脚。

可以通过同步复位方式操作第一触发器210和第二触发器220。比如，如图3所示，矩形时钟信号示于上方，当第二触发器220接收到的复位信号在时钟信号的边沿处时，触发第二触发器220的复位操作，经过几个时钟周期后，第二触发器220的内部存入低电平状态；当第一触发器210接收到的复位信号在时钟信号的边沿处时，触发第一触发器210的复位操作，经过几个时钟周期后，第一触发器210的内部存入低电平状态。

在步骤S130的实施中，移除第一复位引脚。

具体而言，在确定第一D引脚能够通过功能路径接收复位信号后，第一触发器210的复位引脚(包括与复位引脚相关的复位电路)便可以移除。在移除复位引脚后，可以减小D触发器约15％的面积，减少与复位引脚相关的功耗，简化了布局布线处理，提升了芯片性能。即，改进了包含D触发器的芯片的PPA。

在一个实施例中，在第一触发器210的第一Q引脚处进行检测，如果能够检测出从第一D引脚传播来的信号，则可以确定第一D触发器210的各管脚和电路都处于正常状态；接着，可以移除第一复位引脚。

图4是本发明实施例一种移除D触发器置位引脚方法400的流程图，该方法400包括以下步骤：

步骤S410：选择具有第一置位引脚、第一D引脚和第一Q引脚的第一D触发器；

步骤S420：确定第一D引脚能够通过功能路径接收置位信号；

步骤S430：移除第一置位引脚。

在步骤S410的实施中，选择具有第一置位引脚、第一D引脚和第一Q引脚的第一D触发器。

具体而言，芯片设计中涉及两类D触发器：有复位/置位的D触发器和没有复位/置位的D触发器。而为了保持对电路初始状态的控制，绝大部分D触发器都被设计为有复位/置位的D触发器，因此，需要选择有复位/置位的D触发器。进一步地，在有复位/置位的D触发器中，有一部分D触发器无法通过逻辑电路中的功能路径接收到期望的信号(0或者1)，因此，需要选择可以通过功能路径接收到期望信号的D触发器。

可以通过如下算法3和算法4来选择可以移除置位引脚的触发器。

算法3的伪代码如下：

当前网表为移除D触发器置位引脚前的网表；

在网表中找出全部有置位(set)引脚的D触发器，将置位引脚force为0；

D触发器集合⑨为当前输入信号对应的D触发器集合，除去D触发器的时钟信号；

For each ONE_DFF in当前D触发器集合⑨

If ONE_DFF输入＝1 then

将其放入无需带set引脚的D触发器集合⑦

Else

将其放入需要带set引脚的D触发器集合⑧

将该D触发器输出force为1

找到与D触发器集合⑦和⑧的输出引脚耦接的D触发器作为下一轮的D触发器集合⑩；

触发器集合⑨＝触发器集合⑩；

重复上述操作，最终获得D触发器集合⑦和⑧。

对于算法3最终获得的D触发器集合⑧执行算法4。算法4的伪代码如下：

For each ONE_DFF in需要带set引脚的触发器集合⑧

If ONE_DFF输入＝1&其输出force＝1then

将其放入无需带set引脚的触发器集合

将其force的操作去掉

Else

将其放入需要带set引脚的触发器集合

最终将触发器集合⑦和选择为可以移除置位引脚的触发器集合，其可以通过仿真来验证置位引脚可以移除。

在步骤S420的实施中，确定第一D引脚能够通过功能路径接收置位信号。

具体而言，功能路径能够向D触发器提供期望的置位信号(即高电平信号，表示为1)，该期望的置位信号提供至D触发器的一个引脚(比如为D引脚)。该功能路径设置于时序逻辑电路中。

D触发器的D引脚接收来自于时序逻辑电路的置位信号，该置位信号可以在时钟信号的边沿到来时接收、并且触发置位操作(称为“同步置位”)。

在一个实施例中，时序逻辑电路包括具有第二置位引脚、第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，第二置位引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

在另一个实施例中，时序逻辑电路包括具有第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，第二D引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

如图5所示，第一D触发器用标记510表示，第二D触发器用标记520表示，或门电路用标记530表示。第二D触发器520的置位引脚(用set表示)接收置位信号，第二D触发器520的Q引脚耦接到或门电路530的输入端，或门电路230的输出端耦接第一触发器510的D引脚。

当第二D触发器520的置位引脚接收到置位信号时，第二D触发器520的Q引脚输出高电平信号(用“1”表示)；或门电路530的一个输入端接收该高电平信号，或门电路530的另一个输入端可以接收任意时序逻辑电路(在图2中用标记540表示)的输入信号，或门电路530输出高电平信号；第一触发器510的D引脚接收该高电平信号，作为第一触发器510的置位信号，并且在第一触发器510的内部存入高电平状态(即1状态)，而在第一触发器510的Q引脚处输出高电平信号。

如本领域所知，D触发器的D引脚接收数据信号，D触发器的次态取决于D触发器翻转前D引脚的状态。但是，本发明实施例中，D触发器的D引脚不仅可以用于接收数据信号，还可以接收置位信号；基于该配置，可以省去D触发器的置位引脚。

可以通过同步置位方式操作第一触发器510和第二触发器520。比如，如图6所示，矩形时钟信号示于上方，当第二触发器520接收到的置位信号在时钟信号的边沿处时，触发第二触发器520的置位操作，经过几个时钟周期后，第二触发器520的内部存入高电平状态；当第一触发器510接收到的置位信号在时钟信号的边沿处时，触发第一触发器510的置位操作，经过几个时钟周期后，第一触发器510的内部存入高电平状态。

在步骤S430的实施中，移除第一置位引脚。

具体而言，在确定第一D引脚能够通过功能路径接收置位信号后，第一触发器510的置位引脚(包括与置位引脚相关的置位电路)便可以移除。在移除置位引脚后，可以减小D触发器约15％的面积，减少与置位引脚相关的功耗，简化了布局布线处理，提升了芯片性能。即，改进了包含D触发器的芯片的PPA。

在一个实施例中，在第一触发器510的第一Q引脚处进行检测，如果能够检测出从第一D引脚传播来的信号，则可以确定第一D触发器510的各管脚和电路都处于正常状态；接着，可以移除第一置位引脚。

上文描述了可以通过时序逻辑电路中的功能路径向D触发器的D引脚提供复位信号或者置位信号，从而可以移除D触发器的复位引脚或者置位引脚。但是，网表中的工程变更指令(Engineering Change Order，简称为“ECO”)会导致原有的功能路径发生功能变化，因此，需要重新确定具有提供复位信号或者置位信号功能的功能路径，进而将已经移除复位引脚或者置位引脚、但是不具有功能路径的触发器D替换为具有复位引脚或者置位引脚的D触发器。作为优选方案，本发明移除D触发器复位引脚或者置位引脚的方法应用于ECO没有变化或者变化很少的电路设计中，在该电路设计中，可以移除复位引脚的触发器集合(即上文所述的触发器集合①和⑤)或者可以移除置位引脚的触发器集合(即上文所述的触发器集合⑦和)没有变化或者变化很少。

在同步复位或者同步置位的操作中，复位或者置位操作在时钟信号的边沿到来时触发，该时钟信号需要在复位或者置位期间受控，比如在复位开始至复位结束期间或者置位开始至置位结束期间具有多个时钟周期。

图7是本发明实施例一种复位D触发器方法700的流程图，包括以下步骤：

步骤S710：在时序逻辑电路中构造功能路径，以向第一D触发器提供复位信号；

步骤S720：第一D触发器的第一D引脚接收复位信号；

步骤S730：D触发器的内部存入低电平状态。

在一个实施例中，在第一D触发器的第一D引脚接收复位信号后，第一D触发器的第一Q引脚输出低电平信号。

在另一个实施例中，第一D触发器的第一D引脚接收复位信号为：在时钟信号的边沿到来时第一D引脚接收复位信号。

在又一个实施例中，时序逻辑电路包括具有复位引脚、第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，复位引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

关于复位D触发器方法的工作原理、工作方式的更多内容，可以参照上述关于移除D触发器复位引脚方法的相关描述，这里不再赘述。

图8是本发明实施例一种置位D触发器方法800的流程图，包括以下步骤：

步骤S810：在时序逻辑电路中构造功能路径，以向第一D触发器提供置位信号；

步骤S820：第一D触发器的第一D引脚接收置位信号；

步骤S830：D触发器的内部存入高电平状态。

在一个实施例中，在第一D触发器的第一D引脚接收置位信号后，第一D触发器的第一Q引脚输出高电平信号。

在另一个实施例中，第一D触发器的第一D引脚接收置位信号为：在时钟信号的边沿到来时第一D引脚接收置位信号。

在又一个实施例中，时序逻辑电路包括具有置位引脚、第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，置位引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

关于置位D触发器方法的工作原理、工作方式的更多内容，可以参照上述关于移除D触发器置位引脚方法的相关描述，这里不再赘述。

图9是本发明实施例一种D触发器900的结构示意图。该D触发器900不包括复位引脚，但包括D引脚910和Q引脚920，该D触发器900配置成在D触发器900的D引脚910处接收复位信号、以及将复位信号传播到D触发器的Q引脚920。

在一个实施例中，D触发器900配置成在D引脚910接收复位信号后D触发器900的Q引脚920输出低电平信号。

在另一个实施例中，D触发器900配置成在时钟信号的边沿到来时D引脚910接收复位信号。

关于D触发器900的工作原理、工作方式的更多内容，可以参照上述关于移除D触发器复位引脚方法的相关描述，这里不再赘述。

图10是本发明实施例另一种D触发器1000的结构示意图。该D触发器1000不包括置位引脚，但包括D引脚1010和Q引脚1020，该D触发器1000配置成在D触发器1000的D引脚1010处接收置位信号、以及将置位信号传播到D触发器的Q引脚1020。

在一个实施例中，D触发器1000配置成在D引脚1010接收置位信号后D触发器1000的Q引脚1020输出高电平信号。

在另一个实施例中，D触发器1000配置成在时钟信号的边沿到来时D引脚1010接收置位信号。

关于D触发器1000的工作原理、工作方式的更多内容，可以参照上述关于移除D触发器置位引脚方法的相关描述，这里不再赘述。

图11是本发明实施例一种电路1100的结构示意图。该电路包括时序逻辑电路1110第一D触发器1120，其中，时序逻辑电路1110包括配置成能够提供复位信号的功能路径，第一D触发器1120包括第一D引脚，并且配置成通过第一D引脚接收来自功能路径的复位信号。

在一个实施例中，第一D触发器1120包括第一Q引脚，第一D触发器1120配置成在第一D引脚接收来自功能路径的复位信号后第一Q引脚输出低电平信号。

在另一个实施例中，第一D触发器1120配置成在时钟信号的边沿到来时第一D引脚接收复位信号。

在又一个实施例中，时序逻辑电路1110包括具有复位引脚、第二D引脚和第二Q引脚的第二D触发器和与门电路，其中，复位引脚接收复位信号，第二Q引脚耦接与门电路的输入端，与门电路的输出端耦接第一D引脚。

关于电路1100的工作原理、工作方式的更多内容，可以参照上述关于移除D触发器复位引脚方法的相关描述，这里不再赘述。

图12是本发明实施例另一种电路1200的结构示意图。该电路包括时序逻辑电路1210第一D触发器1220，其中，时序逻辑电路1210包括配置成能够提供置位信号的功能路径，第一D触发器1220包括第一D引脚，并且配置成通过第一D引脚接收来自功能路径的置位信号。

在一个实施例中，第一D触发器1220包括第一Q引脚，第一D触发器1220配置成在第一D引脚接收来自功能路径的置位信号后第一Q引脚输出高电平信号。

在另一个实施例中，第一D触发器1220配置成在时钟信号的边沿到来时第一D引脚接收置位信号。

在又一个实施例中，时序逻辑电路1210包括具有置位引脚、第二D引脚和第二Q引脚的第二D触发器和或门电路，其中，置位引脚接收置位信号，第二Q引脚耦接或门电路的输入端，或门电路的输出端耦接第一D引脚。

关于电路1200的工作原理、工作方式的更多内容，可以参照上述关于移除D触发器置位引脚方法的相关描述，这里不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。