阅读说明：本技术 Vfet的底部接触件的电阻降低 (Resistance reduction of bottom contact of VFET ) 是由 望月省吾 李忠贤 鲍如强 H.贾根内森 于 2018-04-19 设计创作，主要内容包括：实施例针对具有减小的底部接触电阻的垂直场效应晶体管(VFET)的方法和所得结构。在衬底上形成具有交替的掺杂层和掺杂牺牲层的多层底部掺杂区域。通过去除掺杂牺牲层的一部分来形成一个或多个空腔。在多层底部掺杂区上方形成底部接触件。底部接触件包括一个或多个填充空腔的导电凸缘。(Embodiments are directed to methods and resulting structures for Vertical Field Effect Transistors (VFETs) with reduced bottom contact resistance. A multi-layer bottom doped region having alternating doped layers and doped sacrificial layers is formed on a substrate. One or more cavities are formed by removing a portion of the doped sacrificial layer. A bottom contact is formed over the multi-layer bottom doped region. The bottom contact includes one or more conductive flanges that fill the cavity.)

VFET的底部接触件的电阻降低

背景技术

本发明一般涉及半导体器件的制造方法和所得结构。更具体地，本发明涉及垂直FET(VFETs)中底部接触件的电阻的降低。

在当代的半导体器件制造工艺中，大量的半导体器件，例如场效应晶体管(FET)，被制造在单晶片上。一些非平面晶体管架构，例如垂直场效应晶体管(VFET)，采用了可以在有源区外部接触的半导体鳍片和侧栅，从而提高了器件密度，并提高了横向器件的性能。在VFET中，源极至漏极电流沿垂直于衬底主表面的方向流动。例如，在已知的VFET配置中，主要衬底表面是水平的，并且垂直鳍或纳米线从衬底表面向上延伸。鳍或纳米线形成晶体管的沟道区。源极区和漏极区与沟道区的顶端和底端电接触，而栅极则位于鳍或纳米线侧壁中的一个或多个上。

发明内容

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底上形成具有交替的掺杂层和牺牲层的多层底部掺杂区。通过去除掺杂的牺牲层的一部分来形成一个或多个空腔。在多层底部掺杂区上方形成底部接触件。底部接触件包括一个或多个填充空腔的导电凸缘。

本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括形成在衬底上的半导体鳍。具有交替的掺杂层和掺杂的牺牲层的多层底部掺杂区形成在衬底上并且与半导体鳍的侧壁相邻。在半导体鳍的沟道区上方形成导电栅，并且在导电栅与多层底部掺杂区之间形成底部垫片。在多层底部掺杂区上方形成底部接触件。底部接触件包括在底部垫片下方延伸的一个或多个导电凸缘。

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底上形成半导体鳍。具有交替的掺杂层和牺牲层的多层底部掺杂区形成在衬底上并且与半导体鳍的侧壁相邻。在半导体鳍的沟道区上方形成导电栅，并且在导电栅与多层底部掺杂区之间形成底部垫片。在底部垫片和衬底之间的半导体鳍的一部分被掺杂。通过去除掺杂的牺牲层的一部分来形成一个或多个空腔。在多层底部掺杂区上方形成底部接触件。底部接触件包括一个或多个填充空腔的导电凸缘。导电凸缘从底部接触延伸到半导体鳍的掺杂部分。

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底上形成半导体鳍。具有交替的掺杂层和牺牲层的多层底部掺杂区形成在衬底上并且与半导体鳍的侧壁相邻。在半导体鳍的沟道区上方形成导电栅，并且在导电栅与多层底部掺杂区之间形成底部垫片。在底部垫片和衬底之间的半导体鳍的一部分被掺杂。通过去除掺杂的牺牲层的一部分来形成一个或多个空腔。在多层底部掺杂区上方形成具有导电凸缘的底部接触件，该导电凸缘从底部接触件部分延伸到半导体鳍的掺杂部分。

本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括形成在衬底上的半导体鳍。具有交替的掺杂层和掺杂的牺牲层的多层底部掺杂区形成在衬底上并且与半导体鳍的侧壁相邻。最底部的掺杂牺牲层包括第一锗含量，其他的掺杂牺牲层包括第二锗含量。在半导体鳍的沟道区上方形成导电栅极，并且在导电栅极与多层底部掺杂区之间形成底部垫片。在多层底部掺杂区上方形成具有在底部垫片下方延伸的一个或多个差分凸缘的底部接触件。差分凸缘包括具有第一长度的第一凸缘和具有第二长度的第二凸缘。

通过本发明的技术实现了附加的技术特征和益处。本文详细描述了本发明的实施例和方面，并且将其视为所要求保护的主题的一部分。为了更好的理解，请参考详细说明和附图。

附图说明

在说明书的结尾处，在权利要求书中特别指出并明确要求保护这里描述的专有权的细节。通过以下结合附图的详细描述，本发明的实施例的前述和其他特征以及优点将变得显而易见，其中：

图1示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图2示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图3示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图4示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图5示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图6示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图7示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图8示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图9示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图10示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图11示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图12示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图13示出根据本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图14示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图15示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；

图16示出依照本发明的一或多个实施例的在处理操作之后的半导体结构的剖面图；以及

图17示出根据本发明的一个或多个实施例的方法的流程图。

本文所描绘的图是说明性的。在不脱离本发明的范围的情况下，图或其中描述的操作可以有许多变型。例如，可以以不同的顺序执行动作，或者可以添加，删除或修改动作。

在附图和所公开的实施例的以下详细描述中，图中所示的各个元件设有两个或三个数字的附图标记。除极少数例外，每个参考数字的最左边的数字与该元素的第一个图相对应。

具体实施方式

为了简洁起见，与半导体器件和集成电路(IC)制造有关的常规技术在本文中可能会或可能不会详细描述。而且，本文描述的各种任务和过程步骤可以被合并到具有本文未详细描述的附加步骤或功能的更全面的过程或过程中。特别地，半导体器件和基于半导体的IC的制造中的各个步骤是众所周知的，因此，为了简洁起见，本文将仅简要提及许多常规步骤，或者在不提供众所周知的工艺细节的情况下将其完全省略。

现在转到对与本发明方面更具体相关的技术的概述，如本文前面所述，某些非平面晶体管器件架构(例如VFET)采用了半导体鳍片和可在有源区外部接触的侧栅极，导致横向器件的器件密度增加。但是，将VFET的规模扩展到10nm以上是有挑战的。例如，VFET架构的积极扩展已经对底部源极/漏极(S/D)接触的最大可用宽度施加了实际限制。减小底部S/D接触的宽度以满足逐渐减小的VFET比例因子已经导致底部S/D接触电阻的逐渐增加，因此导致器件性能的降低。

此外，在VFET中，与底部S/D的接触形成为紧邻栅极(即，与栅极相邻)。这种配置与减小的VFET占位面积相结合，会在栅极和底部S/D接触之间产生较大的寄生电容。两个导体之间的寄生电容(也称为导体间电容)是导体长度和厚度以及导体间距的函数。寄生电容会导致不良的器件效应，例如电阻电容(RC)延迟，功耗和串扰。RC延迟是指电路中信号速度或传播的延迟，它是电路组件电阻和电容乘积的函数。不幸的是，随着器件尺寸和组件间距的缩小，寄生电容继续增加，以满足对更小电子设备的不断增长的需求。减小栅极和底部S/D接触之间的寄生电容的常规方法尚未完全成功。例如，在常规的VFET中，底部S/D接触可以形成在距栅极较远的位置，以在某种程度上减轻这种寄生电容。但是，这样做会严重限制VFET架构的整体缩放比例，从而造成面积损失。

现在转向本发明的方面的概述，本发明的一个或多个实施例提供了被配置为减小VFET中的底部S/D接触电阻和底部S/D接触-栅极寄生电容的方法和结构。包括交替的掺杂层和掺杂牺牲层的多层底部S/D形成在衬底上方。然后根据常规的VFET工艺，在多层底部S/D上方形成底部垫片，栅极堆叠，顶部间隔物和顶部S/D区域。选择性地去除掺杂的牺牲层的部分以形成一个或多个空腔。在形成底部S/D接触时，用导电材料填充空腔。以这种方式，提供了具有一个或多个导电凸缘的底部S/D接触。凸缘用于通过增加底部S/D接触面积来降低底部S/D接触的接触电阻。

在本发明的一些实施例中，利用增加的底部S/D接触面积来减小底部S/D接触通孔(以下称为底部S/D接触)的宽度。如前所述，寄生电容是分隔两个导体的距离的部分函数。因此，减小底部S/D接触的宽度允许在不相应增加间隔要求的情况下增加栅极和底部S/D接触之间的距离。以这种方式，可以减小底部S/D接触到栅极的寄生电容。

现在转到本发明各方面的更详细描述，图1描绘了根据本发明一个或多个实施例的具有垂直半导体鳍102的结构100的截面图，该垂直半导体鳍102在制造半导体器件的方法的中间操作期间在衬底104上形成。可以使用已知的前端(FEOL)VFET制造技术在衬底104上形成垂直半导体鳍102(以下称为鳍102)。例如，在本发明的一些实施例中，硬掩模106被图案化以暴露衬底104的部分。然后，可以使用蚀刻工艺去除衬底104的暴露部分以形成多个垂直半导体鳍，这可以可以是湿蚀刻工艺，干蚀刻工艺或其组合。每个鳍102可以具有在1nm至150nm范围内的高度。每个鳍102可具有在5nm至40nm范围内的宽度。相邻的鳍102可以以10nm至100nm范围内的间距分开。

衬底104可以是任何合适的衬底材料，例如单晶Si，SiGe，SiC，III-V族化合物半导体，II-VI族化合物半导体或绝缘体上半导体(SOI)。在一些实施例中，衬底104包括掩埋氧化物层(未示出)。鳍102可以通过浅沟槽隔离(未示出)与衬底104的其他区域电隔离。浅沟槽隔离可以是任何合适的电介质材料，例如氧化硅。

图2描绘了在根据本发明的一个或多个实施例的制造半导体器件的方法的中间操作期间，在鳍102的侧壁上形成间隔件200之后的结构100的截面图。间隔件200可以是电介质材料，例如氮化硅或低k材料，或它们的组合。低k材料可以是介电常数小于约7，小于约5或甚至小于约2.5的介电材料，例如，碳化硅(SiC)，碳氧化硅(SiOC)，碳氮化物(SiCN)，氮化硼(BN)，，氮化硅硼(SiBN)，碳化硅氮化硼(SiBCN)，碳氮氧化硅(SiOCN)，氮氧化硅(SiOxNy)或其组合。间隔件200可以使用已知的工艺形成。在本发明的一些实施例中，使用CVD，PECVD，ALD，PVD，化学溶液沉积或与湿法或干法蚀刻工艺相结合的其他类似工艺来保形地形成间隔件200。

图3描绘了在根据本发明的一个或多个实施例的制造半导体器件的方法的中间操作期间在使衬底104的顶表面凹陷之后的结构100的截面图。可以使用例如湿法蚀刻，干法蚀刻或其组合使衬底104的顶表面凹陷。在本发明的一些实施例中，衬底104的顶表面选择性地凹进到间隔件200。

图4描绘了在根据本发明的一个或多个实施例的制造半导体器件的方法的中间操作期间，在间隔件200下方使衬底104的部分横向凹进之后的结构100的截面图。可以使用诸如定向RIE的已知工艺将衬底104的部分横向地凹入。在本发明的一些实施例中，选择性地对间隔件200横向蚀刻衬底104的一部分。

图5描绘了根据本发明的一个或多个实施例的半导体器件的制造方法的中间操作期间形成多层底部S/D 500(也称为多层底部掺杂区)之后的结构100的截面图。多层底部S/D500包括与掺杂牺牲层504交替的掺杂层502。多层底部S/D 500可以是通过各种方法形成在衬底104上的源极或漏极区域。在本发明的一些实施例中，通过在衬底104上方选择性外延生长来形成掺杂层502和牺牲层504。掺杂层502和掺杂牺牲层504可以包括从气态或液态前体生长的外延半导体材料。例如，可以使用气相外延(VPE)，分子束外延(MBE)，液相外延(LPE)，化学气相沉积(CVD)或其他合适的工艺来生长外延半导体材料。

在本发明的一些实施例中，用于沉积外延半导体材料的气体源包括含硅气体源，含锗气体源或它们的组合。例如，可以从选自硅烷，乙硅烷，三硅烷，四硅烷，六氯乙硅烷，四氯硅烷，二氯硅烷，三氯硅烷，甲基硅烷，二甲基硅烷，乙基硅烷，甲基乙硅烷，二甲基乙硅烷，六甲基乙硅烷，及其组合的硅气源沉积外延硅层。可以从锗气体源中沉积外延锗层，该锗气体源选自由锗烷，双锗烷，卤素，二氯锗烷，三氯锗烷，四氯锗烷及其组合组成的组。可以利用这些气体源的组合来形成外延硅锗合金层。可以使用载气，例如氢气，氮气，氦气和氩气。

外延硅，硅锗(SiGe)和/或碳掺杂的硅(Si：C)可以在沉积过程中进行掺杂(原位掺杂)，或者在外延之后通过添加n型掺杂剂(例如，As，P，Sb)进行掺杂，取决于晶体管的类型(即，用于nFET的n型掺杂剂和用于pFET的p型掺杂剂)或p型掺杂剂(例如，Ga，B，Al)。掺杂层502中的掺杂剂浓度可以在1x10¹⁹cm^-3至2x10²¹cm^-3的范围内，或在1x10²⁰cm^-3至1x10²¹cm^-3之间。

取决于晶体管的类型，可以使用掺杂的Si，SiGe或Ge形成掺杂层502和牺牲层504。例如，在nFET中，掺杂层502可以是掺杂的Si层(例如，Si：P，Si：As)，而牺牲层504可以是掺杂的SiGe或Ge层(例如，SiGe：P，Ge：P，SiGe：As，Ge：As)。在pFET中，掺杂层502可以是掺杂的SiGe层(例如，SiGe：B，SiGe：Ga)，并且牺牲层504可以是掺杂的Si层(Si：B，Si：Ga)或具有比掺杂层502更高的Ge含量的掺杂SiGe层(例如，SiGe：B，Ge：B，SiGe：Ga，GeGa)。

图6描绘了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间形成底部延伸部600之后的结构100的截面图。底部延伸部600可以使用已知的VFET工艺形成，例如驱动退火。

图7描绘了在根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间去除间隔件200并在多层底部S/D 500上形成底部垫片700之后的结构100的截面图。可以使用诸如湿蚀刻，干蚀刻或其组合的已知工艺来去除间隔件200。在本发明的一些实施例中，使用对硬掩模106有选择性的RIE去除间隔件200。

底部垫片700可以包括介电材料，例如，SiO 2，SiN，SiC，SiOC，SiCN，BN，SiBN，SiBCN，SiOCN，SiOxNy及其组合。介电材料可以是介电常数小于约7，小于约5或甚至小于约2.5的低k材料。底部垫片700可以使用已知的沉积工艺形成，例如，CVD，PECVD，ALD，PVD，化学溶液沉积或其他类似工艺。在本发明的一些实施例中，通过执行定向沉积工艺，例如气体簇离子束(GCIB)和高密度等离子体CVD(HDP-CVD)工艺，来形成底部垫片700。GCIB工艺是一种沉积工艺，本质上可以是高度定向的。例如，定向沉积过程可以导致电介质材料在器件的水平定向表面(例如多层底部S/D 500的表面)上的沉积，同时避免在器件的垂直方向表面上，例如鳍102的侧壁上，沉积任何大量的电介质材料。

图8描绘了在根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间形成导电栅极800和顶部间隔件802之后的结构100的截面图。使用已知的VFET工艺在鳍102的沟道区域上方形成导电栅极800。在本发明的一些实施例中，导电栅极800在鳍102的表面上方被过度填充，然后使用例如湿法或干法蚀刻在半导体鳍102的表面下方凹陷。

导电栅极800可以是高k金属栅极(HKMG)，并且可以包括例如一个或多个高k电介质膜804和一种或多种功函数金属(WFM)806。一种或多种高k电介质膜804可以是介电常数大于例如3.9、7.0或10.0的介电材料。用于高k电介质膜804的合适材料的非限制性示例包括氧化物，氮化物，氮氧化物，硅酸盐(例如，金属硅酸盐)，铝酸盐，钛酸盐，氮化物或其任何组合。介电常数大于7.0的高k材料的示例包括但不限于金属氧化物，例如氧化铪，氧化铪硅，氮氧化铪硅，氧化镧，氧化铝氧化铝，氧化锆，氧化锆锆，氮氧化锆锆，氧化钽，氧化钛，钡锶钛氧化物，钡钛氧化物，锶钛氧化物，氧化钇，氧化铝，氧化钪钽铅和铅锌铌酸盐。高k电介质膜804可以进一步包括掺杂剂，例如镧和铝。高k电介质膜804可以通过合适的沉积工艺形成，例如，CVD，PECVD，原子层沉积(ALD)，蒸发，物理气相沉积(PVD)，化学溶液沉积或其他类似工艺。高k电介质膜804的厚度可以根据沉积工艺以及所使用的高k电介质材料的组成和数量而变化。高k电介质膜804的厚度可以在大约0.5nm至大约20nm的范围内。

WFM 806可以设置在高k电介质膜804上。功函数金属的类型取决于晶体管的类型，并且在nFET和pFET器件之间可以不同。P型功函数金属包括诸如钌，钯，铂，钴，镍和导电金属氧化物或其任何组合的成分。N型功函数金属包括诸如ha，锆，钛，钽，铝，金属碳化物(例如，碳化ha，碳化锆，碳化钛和碳化铝)，铝化物或它们的任何组合的成分。WFM 806可以通过合适的沉积工艺沉积，例如CVD，PECVD，PVD，电镀，热或电子束蒸发以及溅射。

可以将导电栅极800的块状材料(栅导体材料)沉积在高k电介质膜804和WFM 806上方以形成HKMG。合适的导电材料的非限制性示例包括铝(Al)，铂(Pt)，金(Au)，钨(W)，钛(Ti)或其任意组合。可以通过合适的沉积工艺来沉积栅极导体材料，例如，CVD，PECVD，PVD，电镀，热或电子束蒸发以及溅射。

层间电介质(ILD)808形成在底部垫片700上方并且在相邻的导电栅极800之间。ILD808可以是任何合适的电介质材料，例如氧化硅，并且可以使用任何合适的工艺形成。在本发明的一些实施例中，使用例如CMP将ILD 808平坦化至顶部间隔件802的表面。

图9描绘了根据一个或多个实施例的在制造半导体器件的方法的中间操作期间在去除硬掩模106并形成顶部S/D区域900和顶部S/D接触件902之后的结构100的截面图。可以使用例如湿蚀刻，干蚀刻或其组合来去除硬掩模106。在本发明的一些实施例中，在去除硬掩模106之后，顶部S/D区域900在鳍102的表面上外延生长。

可以以与多层底部S/D 500相似的方式外延生长顶部S/D区域900。例如，可以使用CVD，VPE，MBE或LPE从气态或液态前驱体生长外延材料。取决于晶体管的类型，可以通过添加掺杂剂，n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)在沉积期间(顶部掺杂)掺杂顶部S/D区域900。顶部S/D区域900中的浓度可以在约1x10¹⁹cm^-3至约2x10²¹cm^-3的范围内，例如在约2x10²⁰cm^-3至约1x10²¹cm^-3之间。

使用已知的金属化技术将顶部S/D接触件902形成为与顶部S/D区域900欧姆接触。例如，在本发明的一些实施例中，ILD 808被延伸，然后利用开放沟槽(未示出)进行图案化。然后将顶部S/D接触件902沉积到沟槽中。在本发明的一些实施例中，顶部S/D接触件902被过度填充到沟槽中，从而在ILD 808的表面上方形成覆盖层。CMP可用于去除覆盖层。

顶部S/D接触件902可以由任何合适的导电材料制成，例如金属(例如钨，钛，钽，钌，锆，钴，铜，铝，铅，铂，锡，银，金)，导电金属化合物材料(例如，氮化钽，氮化钛，碳化钽，碳化钛，碳化钛铝，硅化钨，氮化钨，氧化钌，硅化钴，硅化镍)，碳纳米管，导电碳，石墨烯，或这些材料的任何适当组合。导电材料可以进一步包括在沉积期间或之后掺入的掺杂剂。在本发明的一些实施例中，顶部S/D接触件902可以是铜或钨，并且可以包括阻挡金属衬里(未示出)。阻挡层金属衬里可防止铜或钨扩散或掺杂到周围的材料中，这会降低其性能。例如，硅在掺杂铜时会形成深能级陷阱。理想的阻挡层金属衬里必须充分限制体金属的扩散率，以使导体与周围的材料化学隔离，并应具有高电导率，例如钽，氮化钽，钛，氮化钛，钴，钌，锰或钛碳化物。

在本发明的一些实施例中，顶部S/D接触件902包括金属(例如，钛)，其与半导体材料(例如，顶部S/D区域900)反应以在顶部S/D区域900和顶部S/D接触件902之间形成硅化物膜(未示出)。因为硅化物膜仅形成在顶部S/D接触件902和顶部S/D区域900之间的介面，可以说硅化物膜与顶部S/D区域900是自对准的(自对准硅化物(self-aligned silicide)也称为自对准硅化物(salicide))。

图10描绘了根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间形成底部S/D沟槽1000之后的结构100的截面图。可以通过使用例如湿蚀刻，干蚀刻或其组合来去除ILD 808的部分来形成底部S/D沟槽1000。在本发明的一些实施例中，底部S/D沟槽1000使用RIE形成。在本发明的一些实施例中，底部S/D沟槽1000包括大约10nm至大约50nm的宽度，但是其他宽度也在本发明的预期范围内。

在本发明的一些实施例中，掺杂牺牲层504的最底部掺杂牺牲层形成为具有比其余掺杂牺牲层504的锗含量更高的锗含量。因此，可以在200nm处蚀刻最底部掺杂牺牲层。当暴露于蚀刻剂时，蚀刻速率高于其余的掺杂牺牲层504的蚀刻速率。可以利用定时RIE利用蚀刻速率差来形成对最底部掺杂层502选择性的底部S/D沟槽1000。

图11描绘了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间，在去除牺牲层504的一部分以在底部垫片700下方形成腔1100之后的结构100的截面图。可以使用例如横向蚀刻来形成腔1100。如本文先前所论述，掺杂牺牲层504可包含具有高Ge含量的SiGe。掺杂牺牲层504的Ge含量允许掺杂牺牲层504对掺杂层502被选择性地蚀刻。例如，在nFET中，SiGe可以通过暴露于气相盐酸盐(HCl)或通过选择性地对硅选择性地去除。在pFET中，具有最高Ge含量的SiGe层(即，掺杂牺牲层504)以最快的蚀刻速度被蚀刻。可以通过增加掺杂牺牲层504的Ge含量来进一步增加该蚀刻速率。在本发明的一些实施例中，蚀刻掺杂牺牲层504直到暴露出底部延伸部600的侧壁。以这种方式，延伸到底部延伸部600的接触凸缘1202(导电凸缘)可以形成在底部垫片700下方(如图12所示)。

图12描绘了根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间，在底部S/D沟槽1000中形成底部S/D接触件1200之后的结构100的截面图。底部S/D接触件1200可以以与顶部S/D接触件902类似的方式和组成形成。如本文先前所讨论的，底部S/D接触件1200的部分填充腔1100以形成位于下方的接触凸缘1202。接触凸缘1202增加了底部S/D接触件1200的接触面积，并因此降低了底部S/D接触件1200的接触电阻。

在本发明的一些实施例中，底部S/D接触件1200包括块状导电材料，例如金属(例如，钨，钛，钽，钌，锆，钴，铜，铝，铅，铂，锡，银，金)，导电金属化合物材料(例如氮化钽，氮化钛，碳化钽，碳化钛，碳化钛铝，硅化钨，氮化钨，氧化钌，硅化钴，硅化镍)，碳纳米管，导电碳，石墨烯或这些材料的任何合适组合。在本发明的一些实施例中，底部S/D接触件1200包括与半导体材料(例如，掺杂层502)反应以形成硅化物膜的金属衬里(例如，Ti，TiN，TiAlC，Ti，Co)。(未显示)。

图13描绘了根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间在底部S/D沟槽1000中形成薄的底部S/D接触件1300之后的结构200的截面图。如本文先前所讨论的，接触凸缘1202降低了底部S/D接触件1200的接触电阻(如图12所示)。在本发明的一些实施例中，利用这种增加的接触电阻来减小底部S/D接触件1200的宽度。图13描绘了图12所示实施例的替代方案。图12的实施例具有薄的底部S/D接触件1300。在本发明的一些实施例中，薄的底部S/D接触件1300包括约5nm至约20nm的宽度，尽管其他宽度也在本发明的预期范围内。

如前所述，寄生电容是分隔两个导体的距离的部分函数。因此，减小薄底部S/D接触件1300的宽度允许导电栅极800和薄底部S/D接触件1300之间的距离增加，而间距要求没有相应增加。以这种方式，可以减小底部S/D接触-栅极寄生电容1302。

图14描绘了根据本发明的一个或多个实施例的在制造半导体器件的方法的中间操作期间形成具有部分凸缘1402的底部S/D接触件1400之后的结构300的截面图。如本文之前所讨论的，牺牲层504可以对掺杂层502选择性地被横向蚀刻。在本发明的一些实施例中，牺牲层504仅被部分蚀刻(即，底部延伸部600的侧壁未被暴露)。具有部分凸缘1402的底部S/D接触件1400可以用于具有高纵横比的腔1100(即，牺牲层504的厚度远小于腔1100的宽度)的实施例中，以增加结构300的机械稳定性并防止夹断。尽管仅描绘了具有部分凸缘1402的底部S/D接触件1400的单个替代实施例，但是应当理解，牺牲层504的侧向蚀刻可以被定时为邻近腔1100的宽度，因此，部分凸缘1402。例如，部分凸缘1402可延伸底部S/D接触件1400与底部延伸部600之间的总横向距离的5％，10％，15％，20％，50％，75％，90％或100％。

图15描绘了根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间，在形成具有厚凸缘1502的底部S/D接触件1500之后的结构400的截面图。如本文先前所讨论的，可以对掺杂层502选择性地横向蚀刻掺杂牺牲层504。在本发明的一些实施例中，增加相邻掺杂层502之间的掺杂牺牲层504的厚度。例如，掺杂牺牲层504的厚度可以大于每个掺杂层502的厚度的1.5、2、3、4或5倍，尽管其他厚度在本发明的预期范围内。以这种方式，可以增加凸缘1402的厚度(如图14所示)。具有厚凸缘1502的底部S/D接触件1500可用于具有高纵横比腔1100(即，牺牲层504的厚度远小于腔1100的宽度)的实施例中以增加结构400的机械稳定性并防止夹断。

图16描绘了根据本发明一个或多个实施例的在制造半导体器件的方法的中间操作期间，在形成具有差分凸缘1602的底部S/D接触件1600之后的结构500的截面图。如本文前面所讨论的，牺牲层504的最底部掺杂牺牲层中的锗含量可以大于其余牺牲层504中的锗含量。

在本发明的一些实施例中，利用增加的锗含量来形成具有差分凸缘1602的底部S/D接触件1600。如本文所使用的，具有“差动凸缘”的触头是指具有各种长度的凸缘(各种凸缘宽度)的触头。在形成腔1100的同时，以最快的速率蚀刻具有最高锗含量的牺牲层。在本发明的一些实施例中，在接触填充之前，调整每个牺牲层504的锗含量以调整最终空腔的长度。换句话说，第一凸缘的宽度(对应于具有较高锗含量的最底部牺牲层)可以比第二凸缘的宽度(对应于具有较低锗含量的牺牲层504)更长。

具有差分凸缘1602的底部S/D接触件1600可以在具有高纵横比的腔1100(即，牺牲层504的厚度远小于腔1100的宽度)的实施例中使用，以增加结构400的机械稳定性并防止夹伤。此外，形成具有最长的最底部凸缘的差分凸缘1602有利地减小了差分凸缘1602与导电栅极800之间的寄生电容。

图17描绘了流程图1700，其示出了根据本发明一个或多个实施例的用于形成半导体器件的方法。如框1702所示，在衬底上形成具有交替的掺杂层和牺牲层的多层底部源极/漏极(S/D)。根据一个或多个实施例，该多层底部S/D可以与图5所示的多层底部S/D类似的方式形成。

如框1704所示，通过去除部分牺牲层来形成一个或多个空腔。根据一个或多个实施例，腔可以以与图11所示的腔1100相似的方式形成。

如方框1706所示，在多层底部S/D上形成具有填充空腔的导电凸缘的底部S/D接触。具有导电凸缘的底部S/D接触可以根据一个或多个实施例形成。例如，具有导电凸缘的底部S/D接触件可以以类似图12所示的具有接触凸缘1202的底部S/D接触件1200类似的方式形成。根据一个或多个实施例，底部S/D接触件可以是薄接触件(如图13所示)。根据一个或多个实施例，导电凸缘可以是全长凸缘(如图12所示)，部分长度凸缘(如图14所示)，厚凸缘(如图15所示)或差分凸缘(如图16所示)。

在此参考相关附图描述本发明的各种实施例。在不脱离本发明范围的情况下，可以设计出替代实施例。尽管在以下描述和附图中在元件之间阐述了各种连接和位置关系(例如，在上方，下方，相邻等)，但是本领域技术人员将认识到，本文所述的许多位置关系是取向-即使更改了方向，在保持所描述的功能时也可以独立使用。除非另有说明，否则这些连接和/或位置关系可以是直接的或间接的，并且本发明并不意图在这方面进行限制。类似地，术语“耦合”及其变型描述了在两个元件之间具有通信路径，并不意味着元件之间的直接连接，而在它们之间没有中间元件/连接。所有这些变体都被视为说明书的一部分。因此，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接的位置关系。作为间接位置关系的示例，在本说明书中提到在层“B”上形成层“A”包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要中间层基本上不改变层“A”和层“B”的相关特征和功能。

以下定义和缩写用于解释权利要求和说明书。如本文所使用的，术语包括”，“包含”，“包括”，“包含”，“具有”，“具有”，“包含”或“包含”或其任何其他变型旨在覆盖非排除性包容。例如，包括一系列元素的组合物，混合物，过程，方法，制品或设备不必仅限于那些元素，而是可以包括未明确列出或此类组合物，混合物，过程，方法，物品或设备所固有的其他元素。

另外，术语“示例性”在本文中用来表示“用作示例，实例或说明”。本文中被描述为“示例性”的任何实施例或设计不必被解释为比其他实施例或设计更优选或有利。术语“至少一个”和“一个或多个”应理解为包括大于或等于一的任何整数，即一个，两个，三个，四个等。术语“多个”应理解为包括任何整数。大于或等于2的数字，即两个，三个，四个，五个等。术语“连接”可以包括间接“连接”和直接“连接”。说明书中对“一个实施例”，“一个实施例”，“示例实施例”等的引用指示所描述的实施例可以包括特定的特征，结构或特性，但是每个实施例可以包括或可以不包括该特定的特征，结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征，结构或特性时，可以认为结合其他实施例来影响这种特征，结构或特性在本领域技术人员的知识范围内，无论是否明确描述。

为了下文的描述，术语“上部”，“下部”，“右侧”，“左侧”，“垂直”，“水平”，“顶部”，“底部”及其派生词应与所描述的结构和方法有关，如附图所示。术语“覆盖”，“顶部”，“在顶部”，“位于...之上”或“位于顶部”是指第一元素(例如第一结构)存在于第二元素(例如第二结构)上，其中在第一元件和第二元件之间可以存在诸如界面结构的中间元件。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电，绝缘或半导体层的情况下被连接。

术语“大约”，“基本上”，“大概”及其变化形式旨在包括与基于提交申请时可用的设备的特定数量的测量相关的误差程度。例如，“约”可以包括给定值的±8％或5％或2％的范围。

短语“对......有选择性”，例如“对第二元素有选择性的第一元素”，是指可以第一元素可以被蚀刻，并且第二元素可以用作蚀刻停止。

术语“保形的”(例如保形层)是指该层的厚度在所有表面上基本相同，或者厚度变化小于该层的标称厚度的15％。

术语“外延生长和/或沉积”和“外延形成和/或生长”是指半导体材料(晶体材料)在另一半导体材料(晶体材料)的沉积表面上的生长，其中正在生长半导体材料。(结晶覆盖层)具有与沉积表面的半导体材料(种子材料)基本相同的结晶特性。在外延沉积过程中，可以控制由源气体提供的化学反应物，并且可以设置系统参数，以使沉积原子以足够的能量到达半导体衬底的沉积表面，从而在表面上移动。沉积原子将自身定向到沉积表面原子的晶体排列。外延生长的半导体材料可以具有与在其上形成外延生长的材料的沉积表面基本相同的晶体特性。例如，外延生长的半导体材料沉积在{100}取向的晶体上表面可以采取{100}方向。在本发明的一些实施例中，外延生长和/或沉积工艺对于在半导体表面上形成可以是选择性的，并且不能在暴露的表面例如二氧化硅或氮化硅表面上沉积材料。

如本文先前所述，为了简洁起见，本文中可能会或可能不会详细描述与半导体器件和集成电路(IC)制造相关的常规技术。然而，通过背景技术，现在将提供可用于实现本发明的一个或多个实施例的半导体器件制造工艺的更一般的描述。尽管可以单独知道用于实现本发明的一个或多个实施例的特定制造操作，但是所描述的本发明的操作和/或所得结构的组合是独特的。因此，结合根据本发明的半导体器件的制造所描述的操作的独特组合利用了在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学过程，其中一些描述于紧接着的段落。

通常，用于形成将被封装到IC中的微芯片的各种工艺分为四大类，即膜沉积，去除/蚀刻，半导体掺杂和图案形成/光刻。沉积是将材料生长，涂覆或以其他方式转移到晶片上的任何过程。可用的技术包括物理气相沉积(PVD)，化学气相沉积(CVD)，电化学沉积(ECD)，分子束外延(MBE)以及最近的原子层沉积(ALD)等。去除/蚀刻是从晶片去除材料的任何过程。示例包括蚀刻工艺(湿法或干法)，化学机械平面化(CMP)等。例如，反应离子刻蚀(RIE)是一种干法刻蚀，它使用化学反应性等离子体，通过将材料暴露于离子轰击下而去除材料的一部分，从而去除该材料，例如半导体材料的掩模图案。从裸露的表面。等离子体通常是在低压(真空)下通过电磁场产生的。半导体掺杂通常通过扩散和/或通过离子注入通过掺杂例如晶体管的源极和漏极来改变电性能。这些掺杂过程之后是炉子退火或快速热退火(RTA)。退火用于激活注入的掺杂剂。导体(例如，多晶硅，铝，铜等)和绝缘体(例如，各种形式的二氧化硅，氮化硅等)的膜都用于连接和隔离晶体管及其组件。半导体衬底的各个区域的选择性掺杂允许衬底的电导率随着电压的施加而改变。通过创建这些各种组件的结构，可以构建数百万个晶体管并将其布线在一起，以形成现代微电子设备的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建组成晶体管的复杂结构以及连接电路中数百万个晶体管的许多导线，光刻和蚀刻图案转移步骤要重复多次。晶圆上印刷的每个图案都与先前的对齐形成图案，然后慢慢地形成导体，绝缘体和选择性掺杂的区域，以形成最终器件。

附图中的流程图和框图示出了根据本发明的各个实施例的制造和/或操作方法的可能的实施方式。该方法的各种功能/操作在流程图中由框表示。在一些替代实施方式中，方框中指出的功能可以不按图中指出的顺序发生。例如，取决于所涉及的功能，实际上可以基本上同时执行连续示出的两个框，或者有时可以以相反的顺序执行这些框。

已经出于说明的目的给出了对本发明的各种实施例的描述，但是这些描述并不旨在是详尽的或限于所公开的实施例。在不脱离所描述的实施例的范围的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择本文使用的术语是为了最好地解释实施例的原理，对市场上发现的技术的实际应用或技术上的改进，或者使本领域的其他普通技术人员能够理解本文所述的实施例。