阅读说明：本技术 比较电路、半导体装置、电子构件以及电子设备 (Comparator circuit, semiconductor device, electronic component, and electronic apparatus ) 是由 松嵜隆德 加藤清 于 2018-05-22 设计创作，主要内容包括：提供一种能够直接输入要比较的负电压的比较电路。该比较电路包括第一输入端子、第二输入端子、第一输出端子以及差分对。该比较电路对负电压与负参考电压进行比较,根据比较结果从第一输出端子输出第一输出电压。第一输入端子被输入负电压。第二输入端子被输入正参考电压。以进行比较的方式设定正参考电压。差分对包括分别包括背栅极的第一n沟道晶体管及第二n沟道晶体管。第一输入端子与第一n沟道晶体管的背栅极电连接。第二输入端子与第二n沟道晶体管的栅极电连接。(Provided is a comparator circuit capable of directly inputting a negative voltage to be compared. The comparison circuit includes a first input terminal, a second input terminal, a first output terminal, and a differential pair. The comparison circuit compares the negative voltage with a negative reference voltage, and outputs a first output voltage from the first output terminal according to the comparison result. The first input terminal is inputted with a negative voltage. The second input terminal is inputted with a positive reference voltage. The positive reference voltage is set in a manner to make a comparison. The differential pair includes a first n-channel transistor and a second n-channel transistor that each include a back gate. The first input terminal is electrically connected to the back gate of the first n-channel transistor. The second input terminal is electrically connected to a gate of the second n-channel transistor.)

比较电路、半导体装置、电子构件以及电子设备

技术领域

本申请的说明书、附图以及权利要求书(以下称为本说明书等)所公开的本发明的一个实施方式涉及一种半导体装置、其工作方法、其使用方法以及其制造方法等。注意，本发明的一个实施方式不局限于上述技术领域。

背景技术

已知使用负电压的半导体装置。例如，为了降低阈值泄漏电流，n沟道MOS晶体管的衬底偏置电压为负电压，p沟道MOS晶体管的衬底偏置电压为正电压(例如，专利文献1)。在快闪存储器中，根据工作使用负电压(例如，专利文献2)。

负电压可以利用电荷泵电路生成。专利文献2及3公开了用来高精度地生成负电压的技术。在专利文献2及3中，将从电荷泵电路输出的负电压转换为正电压，由比较电路检测该正电压与正参考电压之差，根据检测结果控制电荷泵电路的工作。

此外，在本说明书等中，将接地电压(GND)视为0V，以接地电压为基准定义正电压、负电压。

已知在沟道形成区域中包含金属氧化物的晶体管(以下，将这种晶体管也称为氧化物半导体晶体管或OS晶体管)。通过OS晶体管与Si晶体管的混合型CMOS工序制造各种半导体装置(例如，非专利文献1)。如非专利文献1所示，OS晶体管能够层叠于Si晶体管上。

Si晶体管能够通过引入杂质控制阈值电压(以下，有时也称为Vt)。然而，用于控制OS晶体管的阈值电压的可靠技术尚未确立。例如在专利文献4中，包括第一栅电极(也称为栅极或前栅极)以及第二栅电极(也称为背栅极)的OS晶体管的阈值电压通过控制第二栅电极的电压而控制。n沟道晶体管的OS晶体管的阈值电压当对第二栅电极输入负电压时向正一侧漂移。

[参考文献]

[专利文献]

[专利文献1]日本专利申请公开第平11-191611号公报

[专利文献2]日本专利申请公开第平7-231647号公报

[专利文献3]日本专利申请公开第平11-150230号公报

[专利文献4]日本专利申请公开第2012-069932号公报

[非专利文献1]T.Onuki et al.，“Embedded Memory and ARM Cortex-M0 CoreUsing 60-nm C-Axis Aligned Crystalline Indium-Gallium-Zinc Oxide FETIntegrated with 65-nm Si CMOS，”Symp.VLSI Circuits Dig.Tech.Papers，pp.124-125，Jun.2016.

发明内容

本发明的一个实施方式的目的是：提供一种能够直接输入要比较的负电压的比较电路；生成高精度的负电压；以及降低功耗等。

注意，本发明的一个实施方式不需要实现所有上述目的。多个目的的记载不妨碍彼此目的的存在。其他目的可从本说明书等的记载自然得知，这种目的有可能成为本发明的一个实施方式的目的。

(1)本发明的一个实施方式是包括第一输入端子、第二输入端子、第一输出端子以及差分输入电路的比较电路。比较电路对负电压与负参考电压进行比较，根据比较结果从第一输出端子输出第一输出电压。第一输入端子被输入负电压。第二输入端子被输入正参考电压。以进行比较的方式设定正参考电压。差分输入电路包括第一n沟道晶体管及第二n沟道晶体管的差分对。第一n沟道晶体管及第二n沟道晶体管都包括栅极及背栅极。第一n沟道晶体管的栅极被输入第一偏置电压。第一n沟道晶体管的背栅极与第一输入端子电连接。第二n沟道晶体管的栅极与第二输入端子电连接。第二n沟道晶体管的背栅极被输入第二偏置电压。

(2)在上述实施方式(1)中，第一n沟道晶体管及第二n沟道晶体管的沟道形成区域包含金属氧化物。

(3)根据上述实施方式(1)或(2)的比较电路是动态比较电路。差分输入电路包括电连接于差分对的锁存电路。

(4)本发明的一个实施方式是一种半导体装置，包括：降压型电荷泵电路；驱动电路；以及根据上述实施方式(1)至(3)中任一项的比较电路。降压型电荷泵的输出端子与比较电路的第一输入端子电连接。第一输出电压从比较电路输入至驱动电路。驱动电路根据第一输出电压生成驱动降压型电荷泵的时钟信号。

通过本发明的一个实施方式，可以提供一种能够直接输入要比较的负电压的比较电路。此外，能够生成高精度的负电压。另外，能够降低功耗。

在本发明的一个实施方式中，不需要得到所有上述效果。多个效果的记载并不妨碍其他效果的存在。在本发明的一个实施方式中，上述目的之外的目的、上述效果之外的效果及新颖的特征可从本说明书中的描述及附图自然得知。

附图说明

图1A及图1B是示出比较电路的结构实例的电路图，图1C是示意性地示出晶体管的漏极电流-栅极电压特性的图。

图2是示出比较电路的结构实例的电路图。

图3A及图3B是示出比较电路的结构实例的电路图。

图4A至图4C是示出比较电路的结构实例的电路图。

图5是示出比较电路的结构实例的电路图。

图6是示出负电压供应装置的结构实例的方框图。

图7是示出电荷泵电路的结构实例的电路图。

图8A至图8C是示出电荷泵电路的结构实例的电路图。

图9A是示出负电压保持电路的结构实例的电路图，图9B是驱动电路的真值表。

图10是示出负电压供应装置的工作实例的时序图。

图11是示出负电压供应装置的结构实例的方框图。

图12是示出负电压保持电路的结构实例的电路图。

图13A及图13B是示出负电压保持电路的结构实例的电路图。

图14A是示出存储装置的结构实例的方框图，图14B是示出存储单元的结构实例的电路图。

图15A至图15F是示出存储单元的结构实例的电路图。

图16A是示出存储单元的结构实例的电路图，图16B是示出存储单元的工作实例的时序图。

图17A是示出存储单元的结构实例的电路图，图17B是示出存储单元的工作实例的时序图。

图18是示出微控制器单元的结构实例的方框图。

图19是示出触发器的结构实例的电路图。

图20是示出FPGA的结构实例的方框图。

图21A是示出布线开关的结构实例的电路图，图21B是示出配置存储器的结构实例的电路图。

图22A是示出摄像装置的结构实例的方框图，图22B是示出像素的结构实例的电路图。

图23A及图23B是电子构件的立体示意图。

图24A至图24D是示出电子设备的结构实例的图。

图25是示出电子构件的电路部的叠层结构实例的截面图。

图26A及图26B是示出OS晶体管的结构实例的截面图。

具体实施方式

以下说明本发明的实施方式。注意，本发明的一个实施方式不局限于以下说明。所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明在不脱离其宗旨及其范围的条件下，其方式及详细内容可以被变换为各种各样的形式。因此，本发明的一个实施方式不应该被解释为仅局限在以下所示的实施方式的内容中。

以下示出的多个实施方式可以适当地组合。当在一个实施方式中示出多个结构实例(包括制造方法实例、工作方法实例等)时，可以适当地组合该多个结构实例，也可以适当地与其他实施方式所记载的一个或多个结构实例组合。

在本说明书等中，有时为了避免构成要素的混淆而附上“第一”、“第二”、“第三”等序数词，该序数词不限定构成要素的数目或者不限定其顺序。

有时附图中的同一要素、具有相同功能的要素、使用同一材料形成的要素、同时形成的要素等由同一附图标记表示，并且有时省略重复说明。

当需要将使用同一符号表示的多个构成要素区别开来时，有时对该符号附上“_1”、“_2”、“[n]”、“[m，n]”等。

在本说明书中，例如，有时将电源电压VDD简称为“电压VDD”或“VDD”。这同样适用于其它构成要素(例如，信号、电压、电路、元件、电极及布线)。

在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度及区域等。因此，大小、层的厚度或区域并不一定限定于图示的尺寸。附图是示出理想例子的示意图，所以本发明的实施方式不局限于附图所示的形状或数值。例如，可以包括因噪声或定时偏差所引起的信号、电压或电流的不均匀。

在本说明书中，为了方便起见，有时使用“上”、“上方”、“下”、“下方”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地变化。因此，对本说明书所使用的词句没有限制，根据情况可以适当地进行说明。

另外，晶体管包括栅极、源极以及漏极这三个端子。栅极被用作控制晶体管的导通状态的控制端子。根据晶体管的类型或者供应到各端子的电位电平，两个输入输出端子中的一个被用作源极，另一个被用作漏极。因此，在本说明书等中，“源极”和“漏极”可以互相调换。在本说明书等中，有时将栅极以外的两个端子称为第一端子及第二端子。

节点可以根据电路结构或装置结构等换称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等可以换称为节点。

在本说明书等中，“膜”和“层”可以根据情形或状况相互调换。例如，有时可以将“导电层”调换为“导电膜”。例如，有时可以将“绝缘膜”调换为“绝缘层”。

在本说明书等中，半导体装置是指利用半导体特性的装置，并意味着包括半导体元件(例如，晶体管、二极管)的电路及包括该电路的装置等。半导体装置还意味着能够利用半导体特性而工作的所有装置。例如，集成电路及包括集成电路的芯片是半导体装置的例子。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等有时本身是半导体装置，或者有时包括半导体装置。

[实施方式1]

在本实施方式中，对能够直接输入要比较的负电压的比较电路及包括该比较电路的半导体装置进行说明。

《比较电路》

这里，对使用差分放大电路的比较电路的结构实例进行说明。

图1A示出比较电路的例子。图1A所示的比较电路10包括端子INN、INP、OCM。端子INN、INP、OCM分别是反相输入端子、非反相输入端子、输出端子。

比较电路10被输入电压Vdda、Vssa。电压Vdda是高电平一侧电源电压。电压Vssa是低电平一侧电源电压，例如为0V(GND：接地电压)。

比较电路10具有对负电压Vnin与负参考电压Vnref进行比较且从端子OCM输出对应于比较结果的电压Vcmp的功能。负电压Vnin输入到端子INP。端子INN被输入正参考电压Vpref代替负参考电压Vnref。正参考电压Vpref相当于被转换为正电压的负参考电压Vnref。以比较电路10能够执行上述比较的方式设定正参考电压Vpref的值。

图1B示出比较电路10的电路结构实例。比较电路10由差分电路构成，并包括差分对14、电流源17以及负载电路18。

差分对14包括晶体管MO11、MO12。晶体管MO11、MO12都是包括背栅极的OS晶体管。晶体管MO11的背栅极与端子INP电连接，栅极被输入电压Vdda。晶体管MO12的栅极与端子INN电连接，背栅极被输入电压Vssa。

这里，将晶体管MO11与负载电路18的连接节点称为节点X11，将晶体管MO12与负载电路18的连接节点称为节点X12，将晶体管MO11与晶体管MO12的连接节点称为节点X13。电流源17对节点X13供应电流Iss。负载电路18对节点X11、X12分别供应负载Rd1、Rd2。

注意，在没有特别说明的情况下，在附图中，包括背栅极的n沟道晶体管是OS晶体管，p沟道晶体管及没有背栅极的n沟道晶体管是Si晶体管。

节点X12、X11的电压取决于晶体管MO11的漏极电流(Imo1)与晶体管MO12的漏极电流(Imo2)的差分。在端子OCM与节点X12电连接的图1B的实例中，在Imo1>Imo2时，电压Vcmp为高电平(“H”)，在Imo1<Imo2时，电压Vcmp为低电平(“L”)。

(正参考电压Vpref的设定实例)

流过差分对14的电流Imo1与电流Imo2的差分可以换算成端子INP与端子INN间的电压差。因此，可以根据该电压差来设定正参考电压Vpref。具体而言，在端子INP的电压、晶体管MO11的栅极电压、晶体管MO12的背栅极电压分别为Vnref、Vdda、Vssa的情况下，估算Imo1与Imo2的差分为0安培时的端子INP与端子INN的电压差。可以根据估算的电压差设定正参考电压Vpref的值。

通过如此设定正参考电压Vpref，在Vnin>Vnref时，端子OCM输出“H”的电压Vcmp，在Vnin<Vnref时，端子OCM输出“L”的电压Vcmp。

参照图1C说明比较电路10的工作原理。图1C示意性地示出晶体管MO11的漏极电流-栅极电压(Id-Vg)特性。曲线9A是Vnin>Vnref时的Id-Vg曲线。曲线9B是Vnin<Vnref时的Id-Vg曲线。

在Vnin>Vnref时，Imo1>Imo2，所以电压Vcmp为“H”。

背栅极电压的降低使晶体管MO11的Vt向正一侧漂移。也就是说，负电压Vnin的降低使电流Imo1变小。在Vnin<Vnref时，Imo1<Imo2，所以电压Vcmp为“L”。

接着，对差分对的变形例进行说明。在图1A的实例中，电压Vdda、Vssa被用作差分对14的偏置电压，但是偏置电压不局限于它们。通过作为差分对14的偏置电压使用电压Vdda、Vssa，可以减少在比较电路10中使用的电压的种类。

或者，晶体管MO12的背栅极也可以与端子INP电连接，栅极被输入电压Vssa等偏置电压。

图2所示的比较电路11包括差分对15代替差分对14。差分对15包括晶体管MO13、MO14。端子INN与晶体管MO13的栅极电连接。端子INP与晶体管MO14的栅极电连接。晶体管MO13的背栅极被输入偏置电压(这里，Vdda)。晶体管MO14的背栅极被输入偏置电压(这里，Vssa)。

晶体管MO14的背栅极也可以与端子INP电连接，栅极被输入偏置电压(例如，Vssa)。

比较电路10不具有复杂的电路结构，能够直接输入要比较的负电压。通过将负参考电压置换成正参考电压，除了要比较的负电压(Vnin)以外，比较电路10仅被输入0V或正电压，所以可以使比较电路10的工作稳定化。比较电路11也是同样的。

<比较电路20至25>

接着，说明比较电路的电路结构的具体实例。

图3A所示的比较电路20包括端子INN、INP、OCM、差分输入电路30以及输出电路40。

差分输入电路30是一级差分放大电路，并包括差分对34以及晶体管MN1、MP1、MP2。

差分对34具有与差分对14相同的电路结构，并包括晶体管MO1、MO2。将晶体管MO1与MP1的连接节点称为节点X1。将晶体管MO2与MP2的连接节点称为节点X2。

端子INP与晶体管MO1的背栅极电连接。端子INN与晶体管MO2的栅极电连接。晶体管MO1的栅极被输入电压Vdda。晶体管MO2的背栅极被输入电压Vssa。

晶体管MN1被用作电流源。晶体管MN1的栅极被输入电压Vb1。电压Vb1为正电压。

电流镜电路由晶体管MP1、MP2构成。电流镜电路被用作负载电路。负载电路也可以由被二极管连接的晶体管MP1及MP2构成。或者，可以设置两个电阻器代替晶体管MP1、MP2。

输出电路40与节点X2电连接。输出电路40由二级CMOS反相器电路构成。CMOS反相器电路由Si晶体管构成。

图3B所示的比较电路21是比较电路20的变形例。输出电路41由一级CMOS反相器电路构成。CMOS反相器电路的输入节点与节点X1电连接。

图4A所示的比较电路22是比较电路20的变形例。比较电路22的输出电路42由二级源极跟随电路构成。图4B所示的比较电路23是比较电路22的变形例。比较电路23的输出电路43由一级源极跟随电路构成。源极跟随电路的输入节点与节点X1电连接。

图4C所示的比较电路24是比较电路21的变形例，并包括差分输入电路31。差分输入电路31是差分输入电路30的变形例，并包括晶体管MO3代替晶体管MN1。晶体管MO3的栅极被输入电压Vb1，背栅极与栅极电连接。注意，晶体管MO3的背栅极也可以被输入偏置电压(例如，电压Vssa)，背栅极也可以与漏极电连接。

上述比较电路20至24在Vnin>Vnref时输出“H”的电压Vcmp，在Vnin<Vnref时输出“L”的电压Vcmp。根据输出电路的电路结构等适当地改变Vnin与Vnref之间的大小关系与电压Vcmp的电平之间的关系。

在比较电路20中，晶体管MO1的栅极也可以与端子INP电连接，晶体管MO1的背栅极也可以被输入偏置电压(例如，Vdda)。晶体管MO2的背栅极也可以与端子INN电连接，晶体管MO2的栅极可以被输入偏置电压(例如，Vssa)。比较电路21至24也同样。

《动态比较电路》

参照图5说明动态比较电路的结构实例。图5所示的比较电路25包括差分输入电路32、输出电路45、端子INN、INP、OCM以及端子OCMB。比较电路25被输入电压Vdda、Vssa以及时钟信号CLK(以下，称为信号CLK)。

比较电路25对负电压Vnin与负参考电压Vnref进行比较并从端子OCM、OCMB输出对应于比较结果的电压Vcmp、电压VcmpB。端子INN、INP分别被输入负电压Vnin、正参考电压Vpref。正参考电压Vpref的设定方法与上述比较电路10相同。

附图中的电流Imo5、Imo6分别表示晶体管MO5、MO6的漏极电流。

在比较电路25中，可以将要比较的负电压(Vnin)输入到端子INN，并可以使用0V以下的电压。

差分输入电路32包括晶体管MO5、MO6、晶体管MN5、MN6、MN7、MP5、MP6、MP7、MP8。

差分输入电路32的差分对具有与差分对34相同的电路结构，并包括晶体管MO5、MO6。晶体管MN7被用作电流源。晶体管MN7的栅极被输入信号CLK。

这里，将晶体管MN5与MP5的连接节点称为节点X5。将晶体管MN6与MP6的连接节点称为节点X6。锁存电路由晶体管MN5、MP5、MN6、MP6构成。锁存电路根据电流Imo5、Imo6的大小关系设定节点X5、X6的电压电平。

晶体管MP7、MP8是复位晶体管。晶体管MP7、MP8的开启/关闭由信号CLK控制。在晶体管MP7、MP8开启时，节点X5、X6的电压固定为Vdda(“H”)。

输出电路45包括反相器电路38、39。反相器电路38、39的输入端子分别与节点X5、X6电连接。反相器电路38、39的输出端子分别与端子OCM、OCMB电连接。

在信号CLK为“L”的期间，比较电路25进行预充电。由于晶体管MP7、MP8处于开启状态，所以节点X5、X6固定为“H”，端子OCM、OCMB固定为“L”。

在信号CLK为“H”的期间，比较电路25进行评价。当电流Imo5与Imo6之间产生差分时，包括在锁存电路中的两个反相器电路的驱动能力间产生差异，由此节点X5、X6间产生电压差。

在Vnin>Vnref时，电流Imo5>电流Imo6。因此，节点X5的电压比节点X6的电压低，端子OCM及端子OCMB分别成为“H”及“L”。另一方面，在Vnin<Vnref时，电流Imo5<电流Imo6。因此，节点X5的电压比节点X6的电压高，端子OCM及端子OCMB分别成为“L”及“H”。

由于图3A所示的比较电路20中的差分对由包括背栅极的两个OS晶体管形成，所以电压Vssa可以为接地电压。因此，不需要对晶体管MN1的源极输入负电压。

在n沟道Si晶体管的源极被输入负电压时，p型阱与源区域之间的寄生二极管(pn接合二极管)被施加正向偏置电压。因此，发生从衬底到源区域的大电流倒流。为了防止大电流倒流，通常采用由n型阱围绕n沟道晶体管的三阱结构(例如，参照专利文献3的图3b及图6)。然而，因三阱结构的n沟道晶体管导致电路面积的增加。

比较电路20可以不使用三阱结构的n沟道Si晶体管而形成，所以可以缩小电路面积。比较电路21至25也同样。

如上所述，通过采用由包括背栅极的两个n沟道晶体管形成的差分对，本实施方式的比较电路可以被供应要比较的负电压，可以使用将负参考电压转换为正电压而得到的参考电压，并可以将低电平一侧电源电压设定为0V(接地电压)，而无需具有复杂的电路结构。因此，本实施方式的比较电路可以实现负电压与负参考电压的高精度的比较以及稳定的工作。

[实施方式2]

在本实施方式中，对包括实施方式1所示的比较电路的半导体装置进行说明。作为一个例子，说明用来对半导体装置供应负电压的装置。

《负电压供应装置100》

图6是示出负电压供应装置的结构实例的方框图。图6所示的负电压供应装置100在其内部产生负电压，并将所产生的负电压输出到多个电源端子。负电压供应装置100包括控制电路111、电荷泵电路112、偏置电压产生电路114、输出电压调整器120以及多个端子OB。端子OB是负电压用输出端子。在本实例中，端子OB的数量为4，但是不局限于此。

为了区别4个端子OB，使用附图标记[1]至[4]。在需要指定多个端子OB中的任一个时，例如将该一个端子OB记载为端子OB[1]。“端子OB”是指任意端子OB。其他构成要素也同样。

负电压供应装置100被输入电压Vdda、Vddd、GND、正参考电压Vpref、时钟信号CK1以及信号WAKE。此外，电压GND为0V(接地电压)，且被用作负电压供应装置100的低电平一侧电源电压。电压Vddd为高电平一侧电源电压，且比电压Vdda小。电压Vddd用于控制电路111中。

<控制电路111>

信号WAKE被用作负电压供应装置100的使能信号。控制电路111根据信号WAKE控制电荷泵电路112及输出电压调整器120。这里，控制电路111被用作门控时钟缓冲器。控制电路111根据信号WAKE从时钟信号CK1生成门控时钟信号GCK1(以下，称为时钟信号GCK1)。时钟信号CK1的低电平电压及高电平电压分别为GND及Vdda。

时钟信号GCK1输入到电荷泵电路112以及输出电压调整器120。

<电荷泵电路112>

电荷泵电路112被用作负电压产生电路。图7示出电荷泵电路112的电路结构实例，是四级降压型电荷泵电路。电荷泵电路112包括端子IN_cp、OUT_cp、2个反相器电路、4个OS晶体管以及4个电容器。在时钟信号GCK1处于活动状态时，电荷泵电路112从输入到端子IN_cp的电压GND产生负电压Vcp，并将该负电压Vcp从端子OUT_cp输出。

在图7的例子中，端子IN_cp与端子OUT_cp之间的电荷传送路径中设置有4个晶体管，但是晶体管的个数不局限于此。此外，设置在电荷传送路径中的晶体管不局限于OS晶体管。图8A至图8C示出能够用作电荷泵电路112的降压型电荷泵电路的其他例子。

图8A的电荷泵电路113A包括2个反相器电路、4个n沟道Si晶体管以及4个电容器。图8B的电荷泵电路113B包括3个n沟道Si晶体管以及1个OS晶体管。图8C的电荷泵电路113C包括2个反相器电路、4个p沟道Si晶体管以及4个电容器。

<偏置电压产生电路114>

偏置电压产生电路114产生电压Vb1。电压Vb1输入到输出电压调整器120。此外，也可以从外部输入电压Vb1而不设置偏置电压产生电路114。

<输出电压调整器120>

设置输出电压调整器120以从各端子OB稳定地输出负电压。输出电压调整器120包括4个负电压保持电路122。负电压保持电路122包括电荷泵电路123、驱动电路127以及监视电路128。负电压保持电路122[j](j为1至4的整数)控制端子OB[j]的输出电压。图9A示出负电压保持电路122的电路结构实例。

<负电压保持电路122>

电荷泵电路123包括晶体管MO21、MO22以及电容器C21、C22。电荷泵电路123对电压Vcp进行降压而产生电压Vob。电压Vob由电容器C22保持。电压Vob从端子OB输出。

电容器C22的电容优选比电容器C21的电容大。例如，电容器C22的电容为电容器C22的电容的2倍至10倍。根据电容器C21所需要的电容，可以由晶体管MO21的寄生电容或晶体管MO21与布线之间的寄生电容等形成电容器C21。

金属氧化物半导体的带隙为2.5eV以上，所以OS晶体管的关态电流(off-statecurrent)极小。例如，源极与漏极间的电压为3.5V且室温(25℃)下的每沟道宽度为1μm的关态电流可以为低于1×10^-20A、低于1×10^-22A、或者低于1×10^-24A。就是说，漏极电流的开关比可以为20位数以上且150位数以下。

金属氧化物半导体是能隙大、电子不容易被激发且空穴的有效质量大的半导体。因此，在OS晶体管中与Si晶体管相比不容易发生雪崩击穿(avalanche breakdown)等。由于起因于雪崩击穿的热载流子劣化等得到抑制，所以OS晶体管的源极与漏极间的绝缘耐压高。

作为可用于沟道形成区域的金属氧化物的例子，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M是Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种元素。

晶体管MO22的栅极被施加负电压，所以通过使晶体管MO22的背栅极与栅极电连接可以有效地降低晶体管MO22的截止电流。这是因为通过使晶体管MO22的背栅极与栅极电连接，晶体管MO22的阈值电压向正一侧漂移。这里，截止电流是指晶体管的栅极-源极电压为0V时的漏极电流。

因此，晶体管MO21、MO22是包括背栅极的OS晶体管的结构有助于长时间稳定地供应负电压。

由于OS晶体管可以层叠于Si晶体管上，所以OS晶体管的晶体管MO21、MO22有助于负电压供应装置100的小型化。

监视电路128监视端子OB的电压Vob。监视电路128由使用差分放大电路的比较电路构成。图9A所示的比较电路是比较电路20(参照图3A)的变形例。在此，输出电路包括1个CMOS反相器电路。

端子INP与端子OB电连接。端子INN被输入正参考电压Vpref。端子OCM与驱动电路127的输入端子电连接。信号MON是端子OCM的输出。

将负电压供应装置100的输出电压设定为负电压VBG。监视电路128以负电压VBG为基准比较电压Vob。以监视电路128能够进行该比较的方式设定正参考电压Vpref的值。

这里，监视电路128监视电压Vob的下降。在电压Vob比负电压VBG高时，监视电路128输出“L”的信号MON。在电压Vob比负电压VBG低时，监视电路128输出“H”的信号MON。

也可以根据多个监视电路128间的特性(例如，偏置电压)的偏差，使用多个正参考电压。例如，将不同值的两种正参考电压Vpref1、Vpref2输入负电压供应装置100。监视电路128[1]、128[2]被输入正参考电压Vpref1。监视电路128[3]、128[4]被输入正参考电压Vpref2。

驱动电路127进行信号MON及时钟信号GCK1的逻辑运算，生成用来驱动电荷泵电路123的时钟信号GCK2。驱动电路127具有如下电路结构：在信号MON为“L”时，时钟信号GCK2为活动状态；在其他期间，时钟信号GCK2为非活动状态。图9B示出驱动电路127的真值表的例子。

《工作实例》

参照图10对负电压供应装置100的工作实例进行说明。图10是示出负电压供应装置100的工作实例的时序图。t0等表示时刻。这里，在时刻t0，电荷泵电路112的输出电压Vcp、端子OB[1]至OB[4]的电压Vob[1]至Vob[4]为0V(GND)。

图10中的期间Tc1是负电压供应装置100的工作的1循环期间。信号WAKE被用作负电压供应装置100的芯片使能信号。在信号WAKE为“H”的期间，负电压供应装置100处于活动状态。

在信号WAKE为“H”的期间，从控制电路111输出的时钟信号GCK1处于活动状态，所以电荷泵电路112进行降压工作。这里，在时刻t0至时刻t1之间电荷泵电路112的输出电压Vcp在负电压VBG处饱和。

在时刻t0，由于电压Vob[1]为GND，所以从监视电路128[1]输出“L”的信号MON[1]。信号MON[2]至MON[4]也是“L”。因此，驱动电路127[1]至127[4]分别输出活动状态的时钟信号GCK2[1]至GCK2[4]。

由于电荷泵电路123[1]进行降压工作，所以电压Vob[1]下降。电荷泵电路123[2]至123[4]也进行降压工作。

电荷泵电路123[1]至123[4]间的晶体管MO21、MO22的电特性(例如，阈值电压)的偏差导致电荷泵电路123[1]至123[4]间的电流驱动能力的差异。因此，端子OB[1]至OB[4]到达负电压VBG的时序不同。在本实施方式中，监视电路128[1]至128[4]独立地监视端子OB[1]至OB[4]的电压，由此可以减小端子OB[1]至OB[4]的到达电压(resulting voltage)的偏差，而可以使这些电压与负电压VBG大致相同。

例如，说明负电压保持电路122[1]。在检测出电压Vob[1]到达负电压VBG时，监视电路128[1]将“H”的信号MON[1]输出到驱动电路127[1]。根据“H”的信号MON[1]的输入，驱动电路127[1]将时钟信号GCK2固定为“H”。其结果是，电荷泵电路123[1]停止降压工作，电压Vob[1]被设定大致为负电压VBG。

由于晶体管MO22[1]是具有极小关态电流的OS晶体管，所以即使时钟信号GCK2处于非活动状态，电容器C22[1]也可以长时间保持负电压VBG。

负电压保持电路122[2]至122[4]也同样地工作，电压Vob[2]至Vob[4]被设定大致为负电压VBG。

在时刻t1至时刻t2之间，由于信号WAKE为“L”，所以负电压供应装置100处于非活动状态。在此，通过进行时钟门控以使时钟信号CK1固定为“L”来降低负电压供应装置100的待机功率。

由于负电压保持电路122具有优异的保持特性，可以延长信号WAKE为“L”的期间。因此，在该期间，能够进行停止对负电压供应装置100供应电源电压(Vddd、Vdda)的电源门控。通过进行电源门控，可以进一步降低负电压供应装置100的功耗。

图10示出在信号WAKE为“L”的期间进行电源门控的例子。在时刻t2，电压Vddd、Vdda的供应开始，信号WAKE变为“H”，时钟信号CK1为活动状态。时刻t2至时刻t3的负电压供应装置100的工作与时刻t0至时刻t1的工作相同。在图10中，时刻t1至时刻t3的电压Vob[1]至Vob[4]不超过负电压VBG。当监视电路128[1]至128[4]变为活动状态时，端子OCM[1]至OCM[4]从“L”变为“H”。因此，电荷泵电路123[1]至123[4]为待机状态。

由于负电压保持电路122具有控制端子OB的降压的功能以及保持端子OB的电压的功能，所以可以在长时间稳定地从端子OB输出所设定的负电压。

《负电压供应装置101》

参照图11、图12、图13A及图13B说明负电压供应装置的其他结构实例。在本结构实例中，将动态比较电路用于负电压监视电路。

图11所示的负电压供应装置101包括控制电路141、电荷泵电路142、分频电路143、输出电压调整器150以及4个端子OB。输出电压调整器150包括4个负电压保持电路152。

负电压供应装置101被输入电压Vdda、Vddd、GND、正参考电压Vpref、时钟信号CK1以及信号WAKE。

控制电路141具有与控制电路111相同的功能。控制电路141根据信号WAKE生成时钟信号GCK1。

电荷泵电路142具有与电荷泵电路112相同的电路结构(参照图7)。电荷泵电路142根据时钟信号GCK1进行降压工作，输出电压Vcp。

分频电路143对时钟信号GCK1进行分频而生成时钟信号GCK3。时钟信号GCK3输入到4个负电压保持电路152。

图12示出负电压保持电路152的电路结构实例。负电压保持电路152包括电荷泵电路153、驱动电路154以及监视电路155。

电荷泵电路153具有与电荷泵电路123相同的电路结构，并包括晶体管MO25、MO26、电容器C25、C26。

驱动电路154具有与驱动电路127相同的功能(参照图9B)。驱动电路154进行信号MON与时钟信号GCK3的逻辑运算，并生成用来驱动电荷泵电路153的时钟信号GCK4。当信号MON为“L”时，时钟信号GCK4处于活动状态。当信号MON不是“L”时，时钟信号GCK4处于非活动状态。

监视电路155包括比较电路25(参照图5)。监视电路155被输入时钟信号GCK3。端子INP与端子OB电连接，端子INN被输入正参考电压Vpref。端子OCMB与驱动电路154的输入端子电连接。

这里，监视电路155监视电压Vob的下降。在电压Vob大于负电压VBG时，监视电路155输出“L”的信号MON。在电压Vob小于负电压VBG时，监视电路155输出“H”的信号MON。

负电压供应装置101进行与负电压供应装置100同样的工作(参照图10)。负电压供应装置101与负电压供应装置100相比可以降低信号WAKE为“H”的期间的功耗(即，动态功耗)。

在信号WAKE为“H”的期间，无论时钟信号GCK2如何，电流一直流过负电压供应装置100的监视电路128。相对于此，在时钟信号GCK3为“L”的期间，监视电路155的输出OCMB被固定为“L”。因此，可以使监视电路155的耗电流比监视电路128的耗电流低。

通过对每个端子OB设置监视电路155，可以从各端子OB稳定地输出负电压。但是，随着端子OB的个数增多，对监视电路155的耗电流的影响也增大。因此，监视电路155的耗电流的降低是对负电压供应装置101整体的动态功耗的降低有效的。

为了降低动态功耗，将时钟信号设定为低速。如果将时钟信号GCK1设定为低速，则直到电压Vcp到达负电压VBG需要较长时间。也就是说，信号WAKE为“H”的时间变长。因此，通过仅将时钟信号GCK3设定为低速，可以高效地降低负电压供应装置101的动态功耗。

<监视电路的其他结构实例〉

由于监视电路155由动态比较电路构成，所以在相同量的电流流过差分对的2个OS晶体管时，端子OCM的信号MON有可能变得不稳定。接着，参照图13A及图13B说明信号MON的稳定化对策。

图13A示出根据信号MON切换动态比较电路的正参考电压的例子。图13B示出根据信号MON控制动态比较电路的差分输入电路的电源供应的例子。

(监视电路161)

图13A所示的监视电路161包括比较电路171、锁存电路173以及选择电路175。

比较电路171由比较电路25构成。比较电路171的差分对由晶体管MO7、MO8构成。电流Imo7、Imo8分别是晶体管MO7、MO8的漏极电流。

与时钟信号GCK3的上升同步，锁存电路173的数据被比较电路171的输出更新。锁存电路173的输出信号是信号MON。例如，锁存电路173可以包括延迟触发器(DFF)电路。

选择电路175从正参考电压Vpref和电压GND中选择输入到比较电路171的端子INN的电压。选择电路175被输入信号MON以及信号WAKE。信号WAKE被用作选择电路175的复位信号(RESET)。此外，作为复位信号也可以使用信号WAKE以外的信号。

说明监视电路161的工作实例。在信号WAKE从“L”变为“H”时，选择电路175被复位而对端子INN供应正参考电压Vpref。在时钟信号GCK3处于活动状态时，比较电路171对端子OB的电压Vob与负电压VBG进行比较。在电压Vob高于负电压VBG时，信号MON为“L”。在信号MON为“L”时，选择电路175对端子INN输入正参考电压Vpref。

当电压Vob成为低于负电压VBG，且时钟信号GCK3为“H”时，从端子OCMB输出“H”的信号。此时，电流Imo7可以变为与电流Imo8相等，由此端子OCMB的输出有可能振荡。如果选择电路175检测出规定次数(1次或多次)信号MON的上升，则对端子INN供应电压GND。然后，电流Imo8降低，电流Imo7与电流Imo8之间产生差异，由此端子OCMB的输出稳定。在时钟信号GCK3为“H”时，端子OCMB可以稳定地输出“H”的信号。

在本实例中，对端子INN输入电压GND，但是只要在信号MON为“H”时电流Imo7与Imo8之间有差异就对信号没有限制。也可以对端子INN输入低于电压Vpref的正电压。使用电压GND不会增加要使用的电压种类。

(监视电路162)

图13B所示的监视电路162包括比较电路172以及选择电路177。比较电路172由比较电路25构成。与监视电路161同样，也可以在监视电路162中设置锁存电路173。

选择电路177控制对比较电路172的差分输入电路172A供应高电平一侧电源电压。选择电路177被输入信号MON、WAKE。信号WAKE被用作选择电路177的复位信号。作为复位信号，也可以使用信号WAKE以外的信号。

在信号WAKE从“L”变为“H”时，选择电路177被复位而对差分输入电路172A供应电压Vdda。在时钟信号GCK3处于活动状态时，比较电路172对端子OB的电压Vob与负电压VBG进行比较。如果选择电路177检测出规定次数(1次或多次)信号MON的上升，则对差分输入电路172A供应电压GND。其结果是，差分输入电路172A的2个反相器电路处于非活动状态，所以比较电路172的输出不振荡。

本实施方式的负电压供应装置适用于各种半导体装置的负电压电源电路。作为将该负电压供应装置用作电源电路的半导体装置，例如有衬底偏置电压为负电压的各种半导体装置(例如，DRAM、图像传感器)、以负电压驱动的半导体装置(例如，快闪存储器等存储装置)以及具备包括背栅极的OS晶体管的半导体装置。在实施方式3中说明包括本负电压供应装置的半导体装置的结构实例。

[实施方式3]

《存储装置》

这里，作为使用OS晶体管的半导体装置，说明数据保持部包括OS晶体管的存储装置。

图14A所示的存储装置200包括负电压供应装置210、控制电路215、存储单元阵列220以及***电路221。***电路221包括行电路223、列电路224以及输入输出电路225。

存储单元阵列220包括存储单元230、读出字线RWL、写入字线WWL、读出位线RBL、写入位线WBL、源极线SL以及布线BGL。此外，读出字线RWL及写入字线WWL有时分别称为字线RWL及字线WWL。有时也将读出位线RBL及写入位线WBL称为位线RBL及位线WBL。

控制电路215对整个存储装置200进行控制，进行数据WDA的写入及数据RDA的读出。控制电路215对来自外部的指令信号(例如，芯片使能信号、写入使能信号)进行处理，且生成***电路221的控制信号。

将实施方式2所说明的负电压供应装置用作负电压供应装置210。负电压供应装置210包括N个(N为2以上的整数)的端子OB[1]至OB[N]。端子OB[1]至OB[N]输出负电压Vbg1。存储单元阵列220被分割成N个区块。各区块的布线BGL与端子OB电连接。

行电路223具有选择要存取的行的功能。例如，行电路223包括行译码器以及字线驱动器。列电路224具有使位线WBL、RBL预充电的功能、对位线WBL写入数据的功能、放大位线RBL的数据的功能以及从位线RBL读出数据的功能等。输入输出电路225具有保持写入数据的功能以及保持读出数据的功能等。

***电路221的结构根据存储单元阵列220的结构、读出方法以及写入方法等适当地改变。

<存储单元230>

图14B示出存储单元230的电路结构实例。本实例中的存储单元230是2晶体管型(2T)增益单元。存储单元230包括晶体管MW1、MR1以及电容器CS1。晶体管MW1、MR1分别是写入晶体管、读出晶体管。晶体管MW1、MR1的背栅极与布线BGL电连接。

由于读出晶体管是OS晶体管，所以存储单元230在保持数据时不消耗电力。因此，存储单元230是能够在长时间保持数据的低功耗存储单元。存储装置200可以被用作非易失性存储装置。OS晶体管以及电容器可以层叠在Si晶体管上。因此，可以将存储单元阵列220层叠在***电路221上，由此可以提高存储单元阵列220的集成度。

参照图15A至图15F说明存储单元的其他结构实例。

<存储单元231至235>

图15A所示的存储单元231是3T型增益单元，其包括晶体管MW2、MR2、MS2以及电容器CS2。晶体管MW2、MR2、MS2分别是写入晶体管、读出晶体管以及选择晶体管。晶体管MW2、MR2、MS2的背栅极与布线BGL电连接。存储单元231与字线RWL、WWL、位线RBL、WBL、电容线CDL、电源线PL2电连接。例如，电容线CDL、电源线PL2被输入电压GND(低电平一侧电源电压)。

图15B以及图15C示出2T型增益单元的其他结构实例。在图15B所示的存储单元232中，n沟道Si晶体管被用作读出晶体管。在图15C所示的存储单元233中，p沟道Si晶体管被用作读出晶体管。

图15D以及图15E示出3T型增益单元的其他结构实例。在图15D所示的存储单元234中，n沟道Si晶体管被用作读出晶体管、选择晶体管。在图15E所示的存储单元235中，p沟道Si晶体管被用作读出晶体管、选择晶体管。在图15E的实例中，电源线PL2被输入电压Vddd(高电平一侧电源电压)。

在上述增益单元中，也可以设置兼用作读出位线RBL及写入位线WBL的位线。

<存储单元236>

图15F示出1T1C(电容)型存储单元的实例。图15F所示的存储单元236与字线WL、位线BL、电容线CDL、布线BGL电连接。存储单元236包括晶体管MW3以及电容器CS3。晶体管MW3的背栅极与布线BGL电连接。

<存储单元237>

图16A所示的存储单元237包括存储单元240以及备份电路241。存储单元240具有与标准6T型SRAM单元相同的电路结构。

备份电路241是用来备份存储单元240所包括的节点Q、Qb的数据的电路，并由2个1T1C型单元构成。节点SN1、SN2是保持节点。由晶体管MW5以及电容器CS5构成的增益单元备份节点Q的数据。由晶体管MW6以及电容器CS6构成的增益单元备份节点Qb的数据。

由于晶体管MW5、MW6是OS晶体管，所以存储单元240可以层叠于备份电路241。因此，可以减少因追加设置备份电路241导致的存储单元237的面积开销。面积开销可以为0。

存储单元240与电源线V_VDM、V_VSM、字线WL、位线对(BL、BLB)电连接。电源线V_VDM、V_VSM分别是用于Vddd、GND的电源线。备份电路241与布线OGL、BGL、电源线PL3电连接。电源线PL3被输入电压GND。

常规状态的存储单元237作为SRAM单元工作。参照图16B说明存储单元237的工作实例。如果存储单元237不被访问一定时间以上时，停止对电源线V_VDM、V_VSM供应电压Vddd、GND。在停止电压Vddd的供应之前，对备份电路241写入节点Q、Qb的数据。在图16B中，t1、t2等表示时刻。

(常规工作)

在时刻t1之前，存储单元237处于常规工作状态(写入状态或读出状态)。存储单元237与单端口SRAM同样地工作。在时刻t1，节点Q、Qb、SN1以及SN2分别为“H”、“L”、“L”以及“H”。

(备份)

在t1，布线OGL变为“H”，由此开始备份工作，晶体管MW5、MW6开启。节点SN1的电压从GND上升至Vddd。节点SN2的电压从Vddd降低至GND。在t2，布线OGL变为“L”，备份工作结束。节点SN1及节点SN2分别被写入t1的节点Q的数据及节点Qb的数据。

(电源门控)

在t2，开始电源门控。电源线V_VDM的电压从Vddd变为GND。电源线V_VDM与电源线V_VSM之间的电压差变小，由此存储单元240变为非活动状态。虽然存储单元240中的数据消失，但是备份电路241继续保持数据。在电源门控的期间，位线BL、BLB处于浮动状态。

(恢复)

恢复工作是指使用备份电路241所保持的数据对存储单元240的数据进行恢复的工作。在恢复工作中，存储单元240被用作检测节点Q及Qb的数据的读出放大器。

首先，进行节点Q、Qb的复位工作。在t3，将位线对(BL、BLB)的电压预充电到电压Vpr2。并且，字线WL处于选择状态。因此，电源线V_VDM、V_VSM被预充电至电压Vpr2，节点Q、Qb的电压被固定为Vpr2。

在t4，布线OGL变为“H”，由此晶体管MW5、MW6开启。电容器CS5的电荷被分配至节点Q和节点SN1。电容器CS6的电荷被分配至节点Qb和节点SN2。其结果是，节点Q与节点Qb之间产生电压差。

在t5，再次开始电压VDM、GND的供应。存储单元240变为活性状态，而放大节点Q与Qb之间的电压差。最终，节点Q、SN1的电压变为Vddd，节点Qb、SN2的电压变为GND。也就是说，节点Q及Qb的状态分别恢复到t1的状态(即，“H”及“L”)。

<存储单元238>

图17A所示的存储单元238是存储单元237的变形例，并包括备份电路242代替备份电路241。备份电路242由1个1T1C型存储单元构成，并包括节点SN3、晶体管MW7以及电容器CS7。

图17B是示出存储单元238的工作实例的时序图。存储单元238与存储单元237同样地工作。对图17B的说明可以援用图16B的说明。

备份电路242只对节点Q的数据进行备份，但是可以利用节点SN3的保持数据对节点Q、Qb的数据进行恢复。这是因为节点Q、Qb预先被预充电到Vpr2，所以通过使用一个电容器CS7的电荷可以在节点Q与节点Qb之间产生电位差。

在本说明书等中，有时将存储单元等的数据保持部包括OS晶体管的存储装置称为OS-存储装置。作为OS-存储装置的例子有DOSRAM(注册商标)、NOSRAM(注册商标)以及OS-SRAM等。

DOSRAM是Dynamic Oxide Semiconductor RAM(动态氧化物半导体随机存取存储器)的简称，是指包括1T1C型的存储单元(参照图15F)的RAM。NOSRAM是Nonvolatile OxideSemiconductor RAM(非易失性氧化物半导体随机存取存储器)的简称，是指包括增益单元(参照图14A、图15A至图15D)的RAM。OS-SRAM是指具备包括备份电路的SRAM单元(参照图16A、图17A)的RAM。

接着，作为半导体装置的例子说明处理装置。在此，例示出微控制器单元(MCU)及FPGA。

《MCU》

图18的MCU250是能够进行时钟门控及电源门控的半导体装置。

MCU250被输入电压Vddd、Vdda、GND。MCU250包括电源管理单元(PMU)260、负电压供应装置261、总线262、功率开关264、265、电平转换器(LS)及缓冲电路267、处理器核心270(以下，称为核心270)以及存储装置280。在PMU260、核心270以及存储装置280间通过总线262进行数据等的传输。

为了减少半导体装置的功耗，通过利用电源门控或时钟门控来停止不需要工作的电路。触发器是在很多情况下包括在半导体装置中的顺序电路(保持其状态的存储电路)之一。因此，通过减少触发器的功耗，可以有效地减少包括触发器的半导体装置的功耗。一般而言，当停止供电时，触发器的状态被消去(其中保持的数据消失)。由此，为了对半导体装置进行电源门控，需要备份触发器的状态。

核心270包括多个触发器271。触发器271设置在核心270的各种寄存器中。触发器271包括备份电路272及扫描触发器273。换言之，触发器271为包括备份电路的扫描触发器。

为了在时钟门控及电源门控时备份触发器271的数据，在触发器271中设置有备份电路272。备份电路272包括具有背栅极的多个OS晶体管。因为在备份电路272中不包括Si晶体管，所以可以将备份电路272层叠于由Si晶体管构成的逻辑单元上。图19示出触发器271的电路结构实例。

扫描触发器273包括节点D1、Q1、SD、SE、RT、CK10以及时钟缓冲电路273A。

节点D1是数据输入节点，节点Q1是数据输出节点，节点SD是扫描测试数据的输入节点。节点SE是信号SCE的输入节点。节点CK10是时钟信号GCLK10的输入节点。时钟信号GCLK10输入到时钟缓冲电路272A。扫描触发器273中的模拟开关分别电连接于时钟缓冲电路273A的节点CK11、CKB11。节点RT是复位信号的输入节点。

在信号SCE为“L”时，扫描触发器273被输入节点D1的数据。在信号SCE为“H”时，扫描触发器273被输入节点SD的数据。

扫描触发器273的电路结构不局限于图19的电路结构。可以使用在标准的电路库中准备的扫描触发器。

备份电路272包括节点SD_IN、SN11、晶体管MO11至MO13、电容器C11以及节点SN11。晶体管MO11的开启/关闭、MO13的开启/关闭被信号BKH控制，晶体管MO12的开启/关闭被信号RCH控制。晶体管MO11至MO13的背栅极与CPU核心330中的布线BGL2电连接。布线BGL1被输入负电压Vbg2。

节点SD_IN是扫描测试数据的输入节点，并电连接于其他扫描触发器273的节点Q1。节点SN11是备份电路340的保持节点。

由于OS晶体管的关态电流极小的特征，可以抑制节点SN11的电压下降，并且在保持数据时几乎不耗电，所以备份电路272可以长时间保持数据，即具有非易失性。因此，在CPU核心330处于电源门控状态的期间，在备份电路340中可以保持数据。

存储装置280包括控制电路281、***电路282以及存储单元阵列283。作为存储装置280可以采用上述OS-存储装置。

作为负电压供应装置261使用实施方式2的负电压供应装置。负电压供应装置261从电压GND产生负电压Vbg1、Vbg2。负电压供应装置261包括用来输出Vbg1的多个端子OB1以及用来输出Vb2的多个端子OB2。负电压Vbg1、Vbg2分别输入到存储装置280、核心270。

MCU250从外部被输入时钟信号和中断要求信号等。外部时钟信号输入到PMU260。中断要求信号输入到PMU260和核心270。

PMU260具有控制时钟门控及电源门控的功能。PMU260从外部时钟信号生成门控时钟信号GCK10(以下，称为GCLK10)。时钟信号GCLK10输入到核心270及存储装置280。PMU260生成各种控制信号。控制信号包括功率开关264、265的控制信号、备份电路272的控制信号及扫描触发器273的控制信号(例如，复位信号)。

备份电路272的控制信号输入到LS及缓冲电路267。LS及缓冲电路267具有进行控制信号的电平转换的功能以及保持该电平转换的控制信号的功能。LS及缓冲电路267所保持的控制信号输入到备份电路272。

功率开关264控制向核心270供应电压Vddd。功率开关265控制向存储装置280供应电压Vddd、Vdda。在核心270包括多个电源域的情况下，设置对应于各电源域的功率开关作为功率开关264。上述情况同样地适用于功率开关265。除了电压Vddd、Vdda之外，根据电路结构将多个正电压输入到存储装置280。输入到存储装置280的正电压是位线的预充电用电压、数据读出用参考电压等。

信号SLEEP从核心270输出到PMU260。信号SLEEP为用来使核心270转换到休眠模式(待机模式)的触发信号。在PMU260被输入信号SLEEP时，PMU260将用来从活动模式转换到休眠模式的控制信号输出到要控制的功能电路。可以通过输入中断要求信号进行活动模式至休眠模式的转换。

首先，为了使核心270从活动模式转换到休眠模式，PMU260停止向核心270供应时钟信号。接着，将扫描触发器273中的数据写入备份电路272。具体而言，对备份电路272在规定的时钟循环期间输入“H”的信号BKH。

例如，通过输入中断要求信号，执行用来将核心270从休眠模式恢复到活动模式的处理。根据中断要求信号，PMU260将用来从休眠式转换到活动模式的控制信号输出到要控制的功能电路。PMU260控电源开关264及265，以再次开始向核心270及存储装置280供应电位。接着，将备份电路272所保持的数据恢复到扫描触发器273。具体而言，在规定的时钟循环期间对备份电路272输入“H”的信号BCH，且对扫描触发器273输入“H”的信号SCE。最后，再次开始向核心270存储装置280供应时钟信号GCLK10。

PMU260以与核心270同样的方式进行存储装置280的时钟门控及电源门控。

另外，也可以在PMU260中设置用来计量时间的定时器电路，根据该计量时间进行核心270及存储装置280的电源门控。

《FPGA》

图20示出FPGA的例子。图20所示的FPGA400包括负电压供应装置405、逻辑阵列410、输入输出单元(I/O)411以及***电路。也可以在FPGA400中组装有1个或多个上述OS-存储装置。

I/O411是逻辑阵列410的输入输出接口。***电路包括用来驱动逻辑阵列410及I/O411的功能电路。例如，***电路包括时钟生成器412、配置控制器413、上下文控制器414、行驱动器415以及列驱动器416。FPGA400被输入Vddd、Vdda、GND。

作为负电压供应装置405使用实施方式2的负电压供应装置。负电压供应装置405从电压GND产生负电压Vbg4，并包括多个负电压Vbg4用的端子OB。FPGA400在配置数据的保持部包括OS晶体管。OS晶体管的背栅极被输入负电压Vbg4。

逻辑阵列410包括布线开关阵列(RSA)421以及逻辑元件(LE)425。这里，LE425为具有4输入1输出的逻辑电路。RSA421包括多个布线开关(RS：routing switch)422。各RS422控制两个LE422间的连接。配置在同一个列上的多个LE425也可以彼此连接以构成寄存器链。

LE425包括多个配置存储器(CFM)426。LE425的电路结构由储存在CFM426中的配置数据决定。CFM426为能够储存配置数据组的对应于多上下文的配置存储器。此外，RS422包括对应于多上下文的存储器，LE425之间的连接由储存在RS422中的配置数据决定。

通过切换所加载的配置数据组，可以迅速改变FPGA400的电路结构。配置数据组的切换可以由上下文控制器414进行。行驱动器415及列驱动器416是用来驱动RS422及CFM426的电路。配置控制器413具有控制行驱动器415及列驱动器416的功能。

这里，对两个上下文的逻辑阵列410的电路结构实例进行说明。将该两个上下文称为“CNTXT0”和“CNTXT1”。将用来选择CNTXT0的上下文信号称为“ctx[0]”并将用来选择CNTXT1的上下文信号称为“ctx[1]”。

<布线开关(RS)>

RSA421包括多个RS422。图21A示出RS422的结构实例。RS422为可编程布线开关，其中端子IN2与LE425的输出端子电连接，端子OUT2与其他的LE425的输入端子电连接。在RS422中，两个开关电路423(以下，称为SW423)在端子IN2与端子OUT2之间并联电连接。注意，在上下文数大于2的情况下，可以在端子IN2与端子OUT之间将与上下文数相同数量的SW423并联电连接。

SW423具有与3T型增益单元相同的电路结构。SW423的OS晶体管的背栅极与布线BGL2电连接。布线BGL2被输入负电压Vbg4。

SW423[0]及SW423[1]与共同位线BL连接。列驱动器416将配置数据写入位线BL。SW423[i](i为0或1)与字线WL[i]、布线CXL[i]电连接。布线CXL[i]是用于上下文信号的布线。在CNTXT0被选择时，SW423[0]的选择晶体管根据ctx[0]开启，SW423[1]的选择晶体管由ctx[1]关闭。另一方面，在CNTXT1被选择时，SW423[0]的选择晶体管关闭，SW423[1]的选择晶体管开启。

<配置存储器(CFM)>

图21B示出CFM426的结构实例。CFM426包括2个存储单元428以及2个晶体管ME。

存储单元428[0]、428[1]与共同位线对(BL、BLB)电连接。位线BL、位线BLB分别被写入配置数据、其反相数据。存储单元428[i]与字线WL[i]、布线CXL[i]电连接。晶体管ME[i]控制端子OUT3与存储单元428[i]的输出端子之间的导通状态。

存储单元428[i]由2个增益单元构成。一个增益单元储存位线BL的数据，另一个储存位线BLB的数据。存储单元428[i]的OS晶体管的背栅极与布线BGL4电连接。

当选择CNTXT0时，晶体管ME[0]根据ctx[0]开启，储存在存储单元428[0]中的配置数据从端子OUT3输出。当选择CNTXT1时，晶体管ME11[1]根据ctx[1]开启，储存在存储单元428[1]中的配置数据被输出。

《摄像装置》

在本实施方式中，作为半导体装置的例子，说明摄像装置。图22A所示的摄像装置440包括负电压供应装置441、控制电路442、像素阵列443以及***电路444。***电路444包括行驱动器445以及列驱动器446。像素阵列443包括被配置为行列矩阵状的多个像素448。像素448为摄像装置，其具有将光转换为电荷的功能及储存电荷的功能等。

摄像装置440被输入电压Vddd、Vdda、GND。作为负电压供应装置441使用实施方式2的负电压供应装置。负电压供应装置441从电压GND产生负电压Vbg5，并包括多个负电压Vbg5用的端子OB。

图22B示出像素448的例子。像素448包括光电二极管PD1、晶体管MI1至MI4、电容器C40以及节点FN40。节点FN40被用作数据保持节点。电容器C40为用来保持节点FN40的电压的存储电容器。晶体管MI1被称为复位晶体管。晶体管MI1具有对节点FN40的电压进行复位的功能。晶体管MI2被称为控制曝光工作的曝光晶体管。晶体管MI2为控制节点FN40与光电二极管PD1之间的导通状态的传输晶体管。通过使用晶体管MI2可以控制曝光工作的时序，因此可以以全局快门方式进行摄像。晶体管MI3被称为放大晶体管。晶体管MI3具有生成对应于节点FN40的电压的通态电流(on-state current)的功能。晶体管MI4被称为选择晶体管。晶体管MI4为控制晶体管MI3与像素448的输出端子之间的导通状态的传输晶体管。

晶体管MI1、MI2的背栅极与布线BGL5电连接。布线BGL5被输入负电压Vbg5，由此可以降低晶体管MI1、MI2的截止电流。因此，可以进一步抑制节点FN40的电压的变动，而可以进行高精度的摄像。

作为光电二极管PD1可以使用硅衬底中的p-n结或p-i结二极管元件或使用非晶硅膜(非晶硅膜、微晶硅膜)的p-i-n型二极管元件等。注意，也可以使用其他的光电转换元件代替像素448中的光电二极管。例如，也可以使用二极管连接的晶体管。此外，也可以使用硅、锗、硒等形成利用光电效果的可变电阻等。另外，也可以使用利用所谓雪崩倍增(avalanche multiplication)的现象的包含硒的光电转换元件。在该光电转换元件中，可以得到相对于入射光量的电子放大量大的高灵敏度传感器。作为硒类材料，可以使用非晶硒或结晶硒。例如，通过在形成非晶硒之后进行加热处理，可以得到结晶硒。当结晶硒的粒径小于像素间距时，可以降低各像素448之间的特性偏差。

《电子构件》

接着，参照图23A及图23B说明包括上述半导体装置的电子构件。

图23A所示的电子构件7000是封装的IC芯片，其包括引线及电路部。虽然在图23A中作为电子构件7000的封装采用四侧引脚扁平封装(Quad Flat Package：QFP)，但是封装的实施方式不局限于此。

电子构件7000例如安装于印刷电路板7002。在印刷电路板7002上组合多个这样的IC芯片并使其彼此电连接，由此形成安装有电子构件的电路板(电路板7004)。

电子构件7000的电路部具有叠层结构。在电路部中至少包括三种层7031至7033。层7031包括由Si晶片形成的Si晶体管。层7032、7033分别包括OS晶体管、电容器。也可以在层7031与7032之间设置层7033。

图23B是电子构件7400的示意图。电子构件7400是相机模块，其包括图像传感器芯片7451。图像传感器芯片7451包括摄像装置440(参照图22A)。在图像传感器芯片7451中至少包括层7031至7033及层7034。层7034包括光电转换元件。

电子构件7400包括固定图像传感器芯片7451的封装衬底7411、透镜盖7421以及透镜7435等。为了示出电子构件7400的内部结构，在图23B中省略透镜盖7421及透镜7435的一部分。

封装衬底7411与图像传感器芯片7451之间设置有信号处理电路等。电子构件7400为系统封装(system in package：SiP)。

连接盘(land)7441与电极焊盘(pad)7461电连接。电极焊盘7461通过线7471与图像传感器芯片7451或IC芯片7490电连接。IC芯片7490也可以包括上述OS-存储装置。

《电子设备》

参照图24A及图24D说明包括上述电子构件的电子设备的实施方式。

图24A示出平板信息终端的结构实例。图24A所示的信息终端2010包括外壳2011、显示部2012、照度传感器2013、照相机2015以及操作按钮2016等。外壳2011中组装有存储装置及处理装置等，这些装置由电子构件7000形成。还可以将电子构件7000用于显示部2012的控制器等。将电子构件7440用于照相机2015。

显示部2012包括组装有触摸传感器的显示系统。当触屏笔2017(或电子笔)、手指等触摸信息终端2010的屏幕时，可以操作信息终端2010。信息终端2010具有音频通话、利用照相机2015的视频通话、电子邮件、笔记本、上网、音乐播放等功能。

图24B示出个人计算机(PC)的结构实例。图24B的PC2030包括外壳2031、显示部2032、照度传感器2034、照相机2035以及键盘2036。键盘2036也可以具有从外壳3031可装卸的结构。在外壳2033安装有键盘2036时，PC2030可以被用作笔记本PC。在从外壳2031装卸键盘2036时，PC3030可以被用作平板PC。

外壳3011中组装有存储装置、处理装置、显示部2032的控制器等。作为这些装置使用电子构件7000。在照相机2035中使用电子构件2440。

图24C所示的机器人2100包括照度传感器2101、麦克风2102、上部照相机2103、扬声器2104、显示部2105、下部照相机2106、障碍物传感器2107、移动机构2108、处理装置2110以及存储装置2111。

在处理装置2110、存储装置2111、显示部2105的控制器等中可以使用上述电子构件7000。在上部照相机2103、下部照相机2106中使用电子构件7440。

在显示部2105上显示各种信息。机器人2100可以在显示部2105上显示用户想看的信息。显示部2105也可以安装有触摸面板。

通过使用麦克风2102及扬声器2104，可以实现用户与机器人2100之间的用声音的交流。

上部照相机2103及下部照相机2106拍摄机器人2100的周围的图像。例如，根据上部照相机2103拍摄的用户的信息，选择机器人2100从扬声器2104发出的声音。

机器人2100可以使用移动机构2108进行移动。障碍物传感器2107可以感测机器人2100的移动方向上是否存在障碍物。机器人2100可以使用上部照相机2103、下部照相机2106以及障碍物传感器2107识别周围的环境，可以安全独立地移动。

图24D所示的飞行物2120包括处理装置2121、存储装置2122、照相机2123以及螺旋桨2124。在处理装置2121、存储装置2122等中使用电子构件7000。在照相机2123中包括电子构件7400。

图24D所示的汽车2140包括红外线雷达、毫米波雷达及激光雷达等各种传感器。汽车2140分析照相机2141所拍摄的图像来判断其周围的交通信息诸如护栏2150或行人的存在等，由此可以进行自动驾驶。照相机2141中组装有电子构件7400。此外，汽车2140的电子电路(例如，处理装置、存储装置)中组装有上述电子构件7000。

《电子构件的电路部》

参照图25说明上述电子构件7000的电路部的叠层结构。作为一个例子，图25示出存储单元237(参照图16A)的截面结构。图25示出晶体管MW5、电容器CS5以及晶体管MT5。晶体管MT5是与位线BL电连接的由单晶硅片5500形成的传送晶体管。此外，图25是用来说明IC芯片的叠层结构实例的截面图，而不是沿着特定线的IC芯片的截面图。

晶体管MT5、晶体管MW5、电容器CS5分别形成在层7031、层7032、层7033中。层7031与7032之间设置有多个布线层。布线层中设置有字线WL等。晶体管MW5具有与后面说明的OS晶体管5003(参照图26B)相同的结构。

《OS晶体管的结构实例》

接着，参照图26A及图26B说明OS晶体管的结构实例。图26A及图26B的左侧示出OS晶体管的沟道长度方向的截面结构。图26A及图26B的右侧示出OS晶体管的沟道宽度方向的截面结构。

图26A所示的OS晶体管5001形成在绝缘表面上，这里，绝缘层5001上。在此，OS晶体管5001形成在绝缘层5021上。OS晶体管5001被绝缘层5028及5029覆盖。OS晶体管5001包括绝缘层5022至5027、5030至5032、金属氧化物层5011至5013以及导电层5050至5054。

附图中的绝缘层、金属氧化物层、导电体等各自可以具有单层结构或叠层结构。这些层可以使用溅射法、分子束外延(MBE)法、脉冲激光烧蚀(PLA)法、化学气相沉积(CVD)法、原子层沉积(ALD)法等各种沉积方法形成。CVD法的例子包括等离子体CVD法、热CVD法及有机金属CVD法。

将金属氧化物层5011至5013总称为氧化物层5010。如图26A所示，氧化物层5010包括依次层叠有金属氧化物层5011、金属氧化物层5012及金属氧化物层5013的部分。在OS晶体管5001开启时，沟道主要形成在氧化物层5010的金属氧化物层5012中。

OS晶体管5001的栅电极使用导电层5050形成。OS晶体管5001的被用作源电极及漏电极的一对电极使用导电层5051、5052形成。导电层5050至5052被作为阻挡层的绝缘层5030至5032覆盖。OS晶体管5001的背栅电极使用导电层5053和5054的叠层形成。

栅极一侧的栅极绝缘层使用绝缘层5027形成。背栅极一侧的栅极绝缘层使用绝缘层5024至5026的叠层形成。绝缘层5028是层间绝缘层。绝缘层5029是阻挡层。

金属氧化物层5013覆盖金属氧化物层5011、5012以及导电层5051、5052的叠层体。绝缘层5027覆盖金属氧化物层5013。导电层5051、5052具有隔着金属氧化物层5013及绝缘层5027与导电层5050重叠的区域。

作为用于导电层5050至5054的导电材料的例子，有如下材料：以掺杂有磷等杂质元素的多晶硅为代表的半导体；镍硅化物等硅化物；钼、钛、钽、钨、铝、铜、铬、钕、钪等金属；包含上述金属作为成分的金属氮化物(氮化钽、氮化钛、氮化钼、氮化钨)。此外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。

例如，导电层5050为氮化钽或钨的单层。或者，在导电层5050为两层结构或三层结构时，可以采用如下组合：铝及钛；氮化钛及钛；氮化钛及钨；氮化钽及钨；氮化钨及钨；钛、铝及钛；氮化钛、铝及钛；氮化钛、铝及氮化钛。其中最先举出的导电体被用于绝缘层5027一侧的层。

导电层5051及5052具有相同的层结构。例如，在导电层5051为单层时，可以使用铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等的金属或包含这些金属作为主要成分的合金。在导电层5051为两层结构或三层结构时，可以采用如下组合：钛及铝；钨及铝；钨及铜；铜-镁-铝合金及铜；钛及铜；钛或氮化钛、铝或铜、及钛或氮化钛；钼或氮化钼、铝或铜、及钼或氮化钼。其中最先举出的导电体被用于绝缘层5027一侧的层。

例如，优选的是，导电层5053为对氢具有阻挡性的导电层(例如，氮化钽层)，导电层5054为其导电率比导电层5053高的导电层(例如，钨层)。通过采用该结构，导电层5053和5054的叠层被用作布线且具有抑制氢扩散到氧化物层5010的功能。

作为用于绝缘层5021至5032的绝缘材料的例子，有如下材料：氮化铝、氧化铝、氮氧化铝、氧氮化铝、氧化镁、氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、硅酸铝。绝缘层5021至5032各自使用这些绝缘材料的单层结构或叠层结构形成。用于绝缘层5021至5032的层可以包含多种绝缘材料。

在本说明书等中，氧氮化物是指氧含量大于氮含量的化合物，氮氧化物是指氮含量大于氧含量的化合物。

在OS晶体管5001中，氧化物层5010优选被对氧和氢具有阻挡性的绝缘层(以下将这种绝缘层称为阻挡层)包围。通过采用该结构，可以抑制氧从氧化物层5010释放出并可以抑制氢侵入到氧化物层5010，由此可以提高OS晶体管5001的可靠性及电特性。

例如，绝缘层5029可以被用作阻挡层，绝缘层5021、5022、5024中的至少一个可以被用作阻挡层。阻挡层可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪、氧氮化铪、氮化硅等的材料形成。还可以在氧化物层5010和导电层5050之间设置其他阻挡层。或者，也可以设置对氧和氢具有阻挡性的金属氧化物层作为金属氧化物层5013。

绝缘层5030优选为防止导电层5050的氧化的阻挡层。当绝缘层5030对氧具有阻挡性时，可以抑制从绝缘层5028等脱离的氧使导电层5050氧化。例如，绝缘层5030可以使用氧化铝等金属氧化物形成。

图26A示出氧化物层5010为三层结构的例子，但是本发明的一个实施方式不局限于此。例如，氧化物层5010可以为没有金属氧化物层5011或5013的两层结构，也可以由金属氧化物层5011和5012中的一个层构成。另外，氧化物层5010也可以由四层以上的金属氧化物层构成。

图26B的OS晶体管5003与OS晶体管5001的不同之处是栅电极、氧化物层的结构。

OS晶体管5003的栅电极(5050)被绝缘层5033、5034覆盖。OS晶体管5003包括由金属氧化物层5011和5012形成的氧化物层5009。金属氧化物层5011中设置有低电阻区域5011a、5011b，金属氧化物层5012中设置有低电阻区域5012a、5012b，而代替导电层5051、5052。通过向氧化物层5009选择性地添加杂质元素(例如，氢、氮)，可以形成低电阻区域5011a、5011b、5012a及5012b。

通过向金属氧化物层添加杂质元素，氧空位形成在添加杂质元素的区域中，杂质元素侵入氧空位。因此，载流子密度增高，由此该区域的电阻降低。

《金属氧化物》

OS晶体管的沟道形成区域优选包括cloud-aligned composite metal oxidesemiconductor(CAC-OS)。

CAC-OS在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为整体，CAC-OS具有半导体的功能。在将CAC-OS或CACmetal oxide用于晶体管的活性层的情况下，导电性的功能使被用作载流子的电子(或空穴)流过，绝缘性的功能不使被用作载流子的电子流过。通过导电性的功能和绝缘性的功能的互补作用，CAC-OS能够具有开关功能(开启/关闭的功能)。在CAC-OS中，通过使各功能分离，可以使各功能最大化。

CAC-OS包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。有时材料中的导电性区域和绝缘性区域以纳米粒子级分离。有时导电性区域和绝缘性区域在材料中不均匀地分布。有时导电性区域被观察为其边缘模糊且以云状连接。

另外，在CAC-OS中，有时导电性区域及绝缘性区域具有0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸且分散在材料中。

CAC-OS包含具有不同带隙的成分。例如，CAC-OS包含具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分。在该构成中，载流子主要在具有窄隙的成分中流过。具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，当将上述CAC-OS用于晶体管的沟道形成区域时，可以实现OS晶体管的高电流驱动力及高场效应迁移率。

金属氧化物半导体根据其结晶性被分为单晶金属氧化物半导体和非单晶金属氧化物半导体。作为非单晶金属氧化物半导体的例子，有c轴取向结晶氧化物半导体(c-axisaligned crystalline metal oxide semiconductor(CAAC-OS))、多晶金属氧化物半导体、纳米晶氧化物半导体(nanocrystalline metal oxide semiconductor(nc-OS))及amorphous-like metal oxide semiconductor(a-like OS)等。

OS晶体管的沟道形成区域优选包括CAAC-OS、nc-OS等具有结晶部的金属氧化物。

CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。

在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)具有周期性原子排列。nc-OS在不同的纳米晶之间没有结晶取向的规律性。因此，观察不到膜整体的取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。

a-like OS具有介于nc-OS与非晶金属氧化物半导体之间的结构。a-like OS包含空洞或低密度区域。a-like OS具有比nc-OS及CAAC-OS低的结晶性。

在本说明书等中，CAC表示金属氧化物半导体的功能或材料，CAAC表示金属氧化物半导体的结晶结构。

符号说明

9A、9B：曲线，10、11、20、21、22、23、24、25、171、172：比较电路，14、15、34：差分对，17：电流源，18：负载电路，30、31、32、33、172A：差分输入电路，35、40、41、42、43、45：输出电路，38、39：反相器电路，100、101：负电压供应装置，111、141：控制电路，112、117A、117B、117C、123、142、153：电荷泵电路，114：偏置电压产生电路，120、150：输出电压调整器，122、152：负电压保持电路，127、154：驱动电路，128、155、161、162：监视电路，143：分频电路，171、172：比较电路，173：锁存电路，175、177：选择电路，

200、211、280：存储装置，210、261：负电压供应装置，215、281：控制电路，220、283：存储单元阵列，221、282：***电路，223：行电路，224：列电路，225：输入输出电路，230、231、232、233、234、235、236、237、238、240：存储单元，241、242、272：备份电路，250：微控制器单元(MCU)，260：电源管理单元(PMU)，262：总线，264、265：功率开关，265：功率开关，267：电平转换器(LS)及缓冲电路，270：处理器核心，271：触发器，272A、273B：时钟缓冲电路，273：扫描触发器，330：CPU核心，

340：备份电路，400：FPGA，405：负电压供应装置，410：逻辑阵列，411：输入输出单元(I/O)，412：时钟生成器，413：配置控制器，414：上下文控制器，415：行驱动器，416：列驱动器，421：布线开关阵列(RSA)，422：布线开关(RS)，423：开关电路(SW)，425：逻辑元件(LE)，426：配置存储器(CFM)，428：存储单元，440：摄像装置，441：负电压供应装置，442：控制电路，443：像素阵列，444：***电路，445：行驱动器，446：列驱动器，448：像素，2010：信息终端，2011、2031、3011、3031：外壳，2012、2032、2105：显示部，2013、2034、2101：照度传感器，2015、2035、2123、2141：照相机，2016：操作按钮，2017：触屏笔，2030、3030：PC，2036：键盘，2100：机器人，2102：麦克风，2103：上部照相机，2104：扬声器，2106：下部照相机，2107：障碍物传感器，2108：移动机构，2110、2121：处理装置，2111、2122：存储装置，2120：飞行物，2121：处理装置，2124：螺旋桨，2140、2980：汽车，2150：护栏，5001、5003：OS晶体管，5009、5010：氧化物层，5011、5012、5013：金属氧化物层，5011a、5011b、5012a、5012b：低电阻区域，5021、5022、5024、5027、5028、5029、5030、5033、5034：绝缘层，

5050、5051、5052、5053、5054：导电层，5500：单晶硅片，7400：电子构件，7411：封装衬底，7421：透镜盖，7435：透镜，7440：电子构件，7441：连接盘，7451：图像传感器芯片，7461：电极焊盘，7471：线，7490:IC芯片，

BGL、BGL1、BGL2、BGL4、BGL5、CXL、OGL：布线，BL、BLB：位线，CK10、CK11、D1、FN40、Q、Qb、Q1、RT、SD、SD_IN、SE、SN1、SN2、SN3、SN11、X1、X2、X5、X6、X11、X12、X13：节点，CDL：电容线，C11、C21、C22、C25、C40、CS1、CS3、CS5、CS6、CS7：电容器，IN2、INN、INP、IN_cp、OB、OB1、OB2、OCM、OCMB、OUT2、OUT_cp、OUT3：端子，MI1、MI2、MI3、MI4、MN1、MN5、MN6、MN7、MO1、MO2、MO3、MO5、MO7、MO11、MO12、MO13、MO14、MO21、MO22、MO25、MP1、MP2、MP5、MP6、MP7、MR1、MT5、MW1、MW2、MW3、MW5、MW6、MW7：晶体管，PL2、PL3、V_VDM、V_VSM：电源线，RBL：读出位线，RWL：读出字线，Rd1、Rd2：负载，SL：源极线，WBL：写入位线，WL：字线，WWL：写入字线。

本申请基于2017年5月31日提交到日本专利局的日本专利申请No.2017-107964，通过引用将其完整内容并入在此。