阅读说明：本技术 一种电感器组件 (Inductor subassembly ) 是由 范宝龙 于 2019-09-26 设计创作，主要内容包括：本发明公开了一种电感器组件,包括当绕组密度表示在芯部的纵向上每单位长度的导线的匝数时,在芯部的纵向方向上排列具有彼此不同的导线的绕组密度的多个电感器区域,并且低密度电感器与卷绕密度为相对较低的区域位于第一和第二的高密度之间电感区域与卷绕密度相对较高。(An inductor assembly includes a plurality of inductor regions having winding densities of wires different from each other are arranged in a longitudinal direction of a core when a winding density represents a number of turns of the wires per unit length in the longitudinal direction of the core, and a low-density inductor and a region where the winding density is relatively low are located between first and second high densities, and the inductance region and the winding density are relatively high.)

一种电感器组件

技术领域

本发明涉及电感器组件技术领域，具体为一种具有结构的绕线电感器组件，其中，导线缠绕在芯的芯部上。

背景技术

例如，如日本未经审查的专利申请公开No.2004-363178中所描述的，绕线电感器部件具有这样的结构，其中，绕线缠绕在由磁性材料制成的芯的芯部上。而且，在日本未审查专利申请公开No.2004-363178中描述的电感器组件基本上具有用于芯部的电感器。

绕线电感器部件的等效电路在图2中示出。5。如图2所示。如图5所示，电感器部件的等效电路具有最初作为基本元件而设置的电感L和由在绕线之间产生的分布电容（杂散电容）等导出的电容C，并与电容C并联地相加。电感L的等效电路实际上包括一个串联/并联电阻。然而，该电阻未在图1中示出。

具有大的电感L值的这种电感器组件通常具有大的等效并联电容C值，其是上述分配电容。即，电感L值大的情况表示导线的延伸长度大，并且对于等效并联电容C值也表示电容器电极的并联长度长。电容器电极的对置面积大。因此，等效并联电容C值变大。因此，在电感L值大的电感器部件中，低频阻抗变高，高频阻抗变低。换句话说，具有良好的低频特性的电感器组件具有较差的高频特性。

如果在宽频带上要求良好的特性，则可能存在一种方法，该方法准备具有大L值的电感器组件和具有低L值的电感器组件，将这些电感器组件串联连接，从而完全扩展频带。

例如，日本未经审查的专利申请公开第2010-232988号描述了一种宽带偏置电路，其一端连接到电源，另一端连接到使用预定信号放大宽带高频信号的放大电路。频带。宽带偏置电路提供直流偏置电流。宽带偏置电路包括相对于放大器电路的输入侧的节点和输出侧的节点中的至少一者串联连接的至少三级的电感器。日本未审查专利申请公开No.2004-363178中的0005和0008段描述了至少三级的多级电感器可以符合宽带信号。另外，日本未审查专利申请公开No.0034和0044段。

图6是示意性示出其中作为电感器部件的三个片式电感器1至3经由连接盘4和5串联连接并且被安装在高频线6和低频线之间的分支部分上的状态的平面图。根据日本未经审查的专利申请公开No.2004-363178中描述的技术，图7示出了图7所示的方法。

例如，具有几千兆赫或更高频率的高频信号流过高频线6。另一方面，诸如电源电流之类的低频（或直流）电流流经低频线7。片状电感器1至3用于抑制高频信号进入低频线7，并且抑制低频（或直流）电流进入高频线6。

如果芯片电感器3三片式电感器中1至3具有最小的L值，片式电感器1和2具有更大的L值，和芯片电感器的L值2小于片式电感器的L值越小1，具有最小L值的片式电感器3最靠近高频线6，并且片式电感器2和片式电感器1以该顺序串联。由于高频信号流过高频线6，因此，如果不符合高频的电感器，即L值大的片式电感器1接近高频信号，则可能导致意外的结果，例如孤立中的退化。因此，上述结构被认为是合理的。

发明内容

图7示出了上述片式电感器1至3的阻抗-频率特性。片状电感器1的L值是47μH，片状电感器2的L值是10μH，并且片状电感器3的L值是3.5μH，用于图1所示的特性测量的L值。7。在图在图7中，A表示一个电感器1的阻抗-频率特性，B表示一个电感器2的阻抗-频率特性。C为一个芯片电感器3的阻抗-频率特性，D为芯片电感器1至3串联连接时的阻抗-频率特性。

如上所述，即使将片式电感器1至3串联连接以在线带上获得良好的特性，也发现如图2中的D所示，在谐振频率之间产生了阻抗下降。7。

如上所述，如图1所示，难以在宽带上获得良好的特性。图7是具有图6所示的相关技术的配置的图6。

因此，本公开的目的是提供一种具有新配置的电感器组件，其可以确保在宽带上的高阻抗。

本公开的另一个目的是提供一种电感器组件，其中，串联连接的多个电感器被集成到一个芯片中。

根据本公开的一个实施例，一种电感器组件，包括：芯，包括沿纵向延伸的芯部；和至少一根线螺旋缠绕在芯部上；一对端子电极，电连接到导线的各个端部。

在上述电感器组件中，当绕组密度表示芯部纵向上的每单位长度的导线匝数时，在导线纵向上排列具有互不相同的导线绕组密度的多个电感器区域。并且，在绕组密度相对较高的第一和第二高密度电感器区域之间，设置有绕组密度相对较低的低密度电感器区域。

利用根据本公开的实施例的电感器组件，针对单个芯形成多个电感器。

在本公开的一些实施例中，第一高密度电感器区域在芯部的纵向上的长度可以与第二高密度电感器区域在第二部的纵向上的长度不同或可以相同。

而且，在本公开的一些实施例中，第一高密度电感器区域中的绕组密度可以不同于或可以与第二高密度电感器区域中的绕组密度相同。

在本公开的一些实施例中，位于第一高密度电感器区域和第二高密度电感器区域之间的低密度电感器区域可以位于芯部的纵向方向上的中央部分处。利用这种配置，低密度电感器区域可以合理地位于第一高密度电感器区域和第二高密度电感器区域之间，并且几乎可以消除统一为一个芯片的电感器组件的方向性。

在本公开的一些实施例中，导线可以在低密度电感器区域中以单层缠绕，并且可以在高密度电感器区域中以多层缠绕。利用这种构造，可以通过在单层绕组和多层绕组之间进行选择来容易地改变电线的绕组密度。而且，即使绕线以使一匝中的线与另一匝相邻的另一匝中的线接触，也可以通过在单层绕组和多层绕组之间进行选择来改变电线的绕组密度。因此，导线的位置不太可能在芯部上移动，并且可以减小由于导线的绕组密度意外地改变而引起的电感值的变化。

在本公开的一些实施例中，导线可以包括连接在一对端子电极之间的单根导线，该单根导线可以缠绕在低密度电感器区域中的单层中，并且单根导线可以缠绕在多根导线中。高密度电感器区域中的金属层。可选地，导线可以包括连接在一对端子电极之间的多条导线，多条导线可以依次排列地缠绕在低密度电感器区域中的单层中，并且多条导线可以缠绕在低密度电感器区域中。

如上所述，如果将多条导线连接在一对端子电极之间，则可以减小电感器部件的（直流）电阻值。

在本公开的一些实施例中，芯可以是由磁性材料制成的鼓形芯，并且包括设置在芯部分的相应端部处的一对凸缘部分。而且，电感器部件还可包括由磁性材料制成并桥接一对凸缘部分的板状芯。利用该配置，可以增加电感器组件的电感值。

对于本公开，电感器部件具有新的配置，其中多个电感器被统一到一个芯片中，并且如实施例的描述所阐明的，可以确保在宽频带上确保高阻抗（稍后描述）。

通过参考附图对本公开的以下详细描述，本公开的其他特征，要素，特征和优点将变得更加显而易见。

附图说明

图1是示意性地示出根据本公开的第一实施例的电感器部件的截面图；

图2是示意性地示出作为图1所示的电感器组件的比较例的电感器组件的截面图；

图3示出了图2所示的电感器组件之间的阻抗-频率特性的比较。图1中所示的电感器组件和图2中所示的电感器组件被示出；

图4是示意性地示出根据本公开的第二实施方式的电感器部件的截面图；

图5是用于描述本公开的相关技术的绕线电感器组件的等效电路图；

图6是示意性地示出其中三个片式电感器作为电感器部件经由连接盘串联连接并且安装在高频线和低频线之间的分支部分上的状态的平面图；

图7示出了图6所示的片式电感器的阻抗-频率特性。

具体实施方式

如图1所示，电感器部件21包括鼓状芯13，该鼓形芯13具有在纵向方向上延伸的芯部12。鼓状芯包括在芯部12的各个端部处设置的一对凸缘部14和15。电感器部件11包括桥接一对凸缘部分14和15的板状芯16。鼓形铁心13板状芯16由铁氧体等磁性材料制成，并形成闭合磁路。

线材17螺旋地缠绕在芯部12上。稍后将详细描述线材17的缠绕形式。第一和第二凸缘部分14和15分别设置有第一和第二端子电极18和19。尽管未在图1中示出。如图1所示，导线17的各个端部电连接至第一端子电极18和第二端子电极19。

如图1所示，从第一凸缘部14侧开始的匝数“1”至“30”的顺序数被记录在电线17的截面中。写在导线17的横截面中的有序匝数也用在图1和2中。2和4（稍后描述）。

线材17在芯部12上的缠绕形式如下。当绕组密度表示芯部12的纵向上每单位长度的导线17的匝数时，导线17的绕组密度彼此不同的三个电感器区域L1至L3沿导线17的纵向排列。芯部12。更具体地说，第一高密度电感器区域L1和第二高密度电感器区域L2在图2中，由于电线17以多层例如两层的形式缠绕，因此其绕组密度较高。在图1中，在芯部12的图1的中央部设置有低密度的感应器区域L3，该低密度的感应器区域L3的绕线密度由于电线17被单层卷绕而较低。1。

换句话说，根据本实施例，低密度电感器区域L3位于第一和第二高密度电感器区域L1和L2之间。

如上所述，由于低密度电感区域L3位于L上的第一和第二的高密度电感器区域之间的1和L2被定位在芯部的纵向方向的中央部12，低密度电感区域L3可以合理地位于第一和第二高密度电感区域L之间1和L2，并且此外，电感器元件的方向性11统一成一个芯片，可以几乎消除。

在本实施例中，第一高密度区域电感L的长度1在芯部12层从所述第二高密度区域电感L的长度的不同2在芯部12;然而，这些长度可以彼此相等根据请求的特性，通过调节丝的匝数17在第一和第二的高密度区域电感大号1和L2。相反，如果改变这些长度，则第一高密度电感器区域L1的L值和所述第二高密度电感区域L的L值2被改变。因此，可以分布阻抗曲线的峰值，并且可以期望在进一步的宽带中确保阻抗。

在电感器元件21根据本实施例，如上所述，导线17在多个层卷绕如在第一和第二高密度电感区域两个层数L1和L2，而线17缠绕在低密度电感器区域L3中的单层中的电荷。在这种情况下，在第一高密度区域电感大号1中，导线17是由15匝缠绕由长度为8匝，因此卷绕密度为15/8=1.875。在第二高密度电感器区域L2中，导线将图1的线圈以10匝的长度缠绕6匝，因此绕组密度为10/6＝1.7。在第一高密度电感区域L卷绕密度1可以是相同的，或者可以从在所述第二高密度电感区域L的卷绕密度不同2。卷绕密度之间的第一高密度电感区域L的差1和在第二高密度电感区域L卷绕密度2可以根据请求的特性进行调整。区分第一高密度电感器区域L1中的绕组密度和第二高密度电感器区域L中的绕组密度的方法例如，图2可以是从第一和第二高密度电感器区域L1和L2中的一个省略两层的外层中的一些匝的方法。

如上所述，只要通过在单层绕组和多层绕组之间进行选择来改变电线17的绕组密度，即使电线17被缠绕成使得电线17在一个匝中接触电线17在相邻的另一匝中也是如此。每转一圈，绕组密度可以改变。因此，电线17的位置不容易在芯部12上偏移，并且可以减小由于电线17的绕组密度意外地改变而引起的电感值的变化。另外，低密度电感器区域L之间的磁耦合度3，并且每个所述第一和第二高密度电感区域L的1和L2可被增加。

关于三个电感器区域L1至L3中的导线17的匝数，第一高密度电感器区域L1中的匝数为15匝，第二高密度电感器区域中的匝数L2是10匝，并且低密度电感器区域L3中的匝数是5匝。因此，关于三个电感器区域L1至L3中的L值，第一高密度电感器区域L1中的L值最大，第二高密度电感器区域L中的L值2是第二大，而在低密度电感区域LL值3位于第一和第二高密度电感区域L之间1和L2是最小的。

关于如上所述的L值之间的大小关系，三个电感器区域L1至L3的布置顺序与图3所示的三个芯片电感器1至3的布置顺序不同。6。使L值的最小的低密度电感区域L的一个优点3位于L上的第一和第二的高密度电感器区域之间的1和L2如本实施方式在下面考虑。

形成鼓状芯13和板状芯16的磁性材料（例如，铁氧体）具有兆赫兹频带频率的非常高的磁导率μ，并且因此使得相邻的电感器彼此牢固地耦合。特别地，在板形芯16封闭的磁路构造的情况下如果安装了λ，则在闭合磁路中的任何位置，低频范围内的耦合系数几乎为1（完全耦合）。然而，即使在采用闭合磁路配置的情况下，在具有几百兆赫兹的较高频率的范围内，磁导率μ减小，并且耦合系数减小。在这样的频率范围内，电感器之间的距离越小，磁耦合越强。

像本实施方式那样，在单芯部12的长边方向上，当L值最小的低密度电感器区域L3位于L值大的第一高密度电感器区域L1与第二L2的L2之间时，低密度区域电感大号3在中心处弱磁耦合到高密度区域电感大号1和L2上的高频区域两侧，因此，电感值的增加。

另一方面，布置在两侧的高密度电感器区域L1和L2在中心处弱耦合至低密度电感器区域L3。然而，由于在中央的低密度电感器区域L3中的L值小，所以L值的增加非常小。

关于分别布置在一端和另一端并以低密度电感器区域L3介于其间的第一高密度电感器区域L1和第二高密度电感器区域L2之间的关系，第一电感器区域和第二电感器区域L1和L2是分开的，因此几乎彼此不受影响，并且基本上不彼此耦合。

即，仅配置在中央的用于高频特性的低密度电感器区域L3受到与其相邻的高密度电感器区域L1和L2的影响，并且其L值实质上增加。

与此相反，图图2是示意性地示出作为比较例的电感器部件11的截面图，该电感器部件11采用如图1所示的串联连接的三个片式电感器1至3的排列顺序。6。在图在图2中，相似的附图标记被应用于与图1中所示的那些相对应的相似的组件。在图1中，省略重复的说明。

图1所示的电感器部件11包括：与图2所示的电感器部件21的情况类似，图2所示的电感器区域具有三个电感器区域L1到L3，其中电线17在芯部12的纵向上排列并且彼此具有不同的绕组密度。1。然而，这三个电感器区域L的阵列顺序1至L3中的电感器组件11中示出的图。2不同于电感成分的情况下，21中示出的图。1。即，在图1所示的电感器部件11中，具有如下结构。如图2所示，确定三个电感器区域L1至L3的排列顺序，使得具有较高绕组密度的第一高密度电感器区域L1和第二高密度电感器区域L2位于左端，并且图中的中心部分。芯部12的图2所示的区域和低密度电感器区域L3由于单层绕组，绕组密度相对较低的绕组位于图2的右端。

关于三个电感器区域L1至L3中的每一个中的导线17的匝数，第一高密度电感器区域L1中的匝数为15匝，第二高密度电感器区域L1中的匝数为15匝。电感器区域L2为10匝，并且低密度电感器区域L3中的匝数为5匝。因此，关于三个电感器区域L1至L3中的L值，第一高密度电感器区域L1中的L值最大，第二高密度电感器区域L中的L值图2中的L值为第二大，并且低密度电感器区域L3中的L值为最小。

上述L值之间的大小关系等于图3所示的三个芯片电感器1至3的L值之间的大小关系。6。即，如果图1所示的电感器部件11的第二端子电极19被设置在第二端子电极19上，则第二端子电极19被设置在第二端子电极19上。图2所示的高频线6与图2所示的高频线6连接。6，第一高密度电感区域L1具有最大L值对应于片式电感器1其中，具有第二大的L值的第二高密度电感器区域L2对应于芯片电感器2，具有最小的L值的低密度电感器区域L3对应于芯片电感器3。

如上所述，只要三片式电感器1到3中示出的图。如图6所示，将图6所示的电感器组件统一为一个芯片，并设置有电感器组件11。如图2所示，可以获得如下优点。

利用图1中的配置。如图6所示，芯片电感器1至3通过例如焊料接合的方法被电和机械地接合至基板上的焊盘4和5，并且安装，因此不可避免地在芯片电感器1至3之间产生间隙。相反，在电感器部件11如图1所示被统一为一个芯片的情况下，电感器部件11被集成在一个芯片中。如图2所示，可以消除上述间隙。由于消除了间隙，所以电感器区域L1至L1中的相邻区域尽管图3中的低频区域强耦合在低频区域中，但是即使电感器区域L1至L3的总匝数等于片式电感器的总匝数，整个电感器组件11的L值也会增加。1至3中图6。因为整个L值增加，所以在电感器部件11中，与图3中的配置相比，可以通过更少的匝数来实现所请求的L值。6。如果需要，绕线之间的距离可以增加该量。因此，可以减小电容。

在根据图1所示的实施例的电感器部件21的情况下，可以类似地获得上述优点。

然而，本申请的发明人已经想到，基于三个芯片的L值之间的大小关系，将三个电感器区域L1到L3统一布置在一个芯片中的电感器部件11中实际上没有用。图1所示的电感器1至3由电感器1至3构成。例如，在几吉赫兹的频率区域中为6。由于电感器部件11的外形就所使用的频率的波长而言足够小，所以三个电感器区域L1至L之间的间隔3是在波长方面足够小而不管电感区域L的位置的1至L3中的电感器组件11。因此，很少发生上述隔离劣化。电感器区域L的排列1至L3具有在20GHz或更高等的毫米波的频率的高频区域被考虑。如果频率低于毫米波的频率，则在电感器组件11中排列多个电感器区域L1至L3。将其统一为一个芯片，就不再需要将L值较小的区域，即高频侧的低密度电感器区域L3布置。

图3示出了根据图2中示出的示例的电感器部件21的阻抗-频率特性。图1中，使用实线表示图1所示的比较例的电感器部件11的阻抗-频率特性。

RLC并联谐振电路的谐振频率由1/{2π（LC）1/2}确定。在该实施例中，通过在相邻的高密度电感器区域L1和L2之间进行磁耦合来增加具有低等效C值的低密度电感器区域L3的等效L值。因此，低密度电感器区域L3的谐振频率变得低于电感器组件11。

从电感分量的阻抗-频率特性的阻抗的左侧计数的第二峰21由实线表示由电感器区域L的谐振引起的3，其共振频率降低。与由图2中的虚线表示的电感器部件11的阻抗-频率特性的阻抗的峰值相比，该峰值向左移动。

此外，在电感器部件21（实线）中，从图5的左侧算起的第二峰值为实线。图3中的图是由电感器区域L3中的等效C值小于电感器区域L2的等效C值的谐振引起的。因此，峰值之后的阻抗曲线位于比电感器部件11的位置（虚线）高的位置。这是因为峰之后的阻抗曲线具有（Z＝1/jwC）的电容特性。

如图3所示，在从左数起的第二峰值附近的位置处，根据图3所示的示例的电感器部件21被设置在第二峰值附近。与根据图1所示的比较例的电感器部件11的阻抗相比，图1的阻抗可以实现更高的阻抗。参照图2，可以在宽带上确保高阻抗。

图4是示意性地示出根据本公开的第二实施例的电感器部件31的截面图。在图在图4中，相同的附图标记应用于与图3中的那些相对应的相同的组件。

电感器组件31中示出的图。4包括两条导线17一和17b连接在一对端子电极之间18和19。当两个导线17一和17b被连接在一对端子电极之间18和19，这可以减小电感器元件的电阻值31作为的情况相比，其中只有导线之一17一和17b被连接。

指示所述第二导线的横截面17b啮合，以便澄清该第一导线之间的区别17一和第二线17湾

在图2所示的根据第二实施例的电感器部件31中，4，导线17一和17b形成三个电感器区域L1至L3排列在芯部的纵向方向12和具有该电线的相互不同的卷绕密度17一和17b，和低密度电感区域L3位于第一和第二高密度电感器区域L1和L之间类似于图2中所示的电感器组件21的情况，图2中的电感器组件21的结构类似于图2所示的电感器组件21。1。换句话说，第一高密度电感器区域L1，低密度电感器区域L3和第二高密度电感器区域L2从图4中的左侧开始以该顺序排列。

在这种情况下，导线17一和17b是由20匝缠绕由长度为10匝的第一高密度区域电感大号1，因此，卷绕密度为十分之二十零=2。导线17一和17b是由18匝缠绕由长度为10匝在所述第二高密度电感区域L2，因此，卷绕密度为18/10=1.8。导线17一和17b是由6匝卷绕由长度为12匝在低密度区域电感大号3，因此绕组密度为6/12=0.5。简而言之，在第一高密度电感器区域L1中，绕组密度最高，在第二高密度电感器区域L2中，绕组密度第二高，而在低密度电感器区域中，绕组密度最低。

在电感器元件31根据第二实施例，第一和第二导线17一和17b被卷绕在一个单一的层，而交替地配置在低密度区域电感大号3;和所述第一和第二导线中的一个17一和17b中，例如，第一线17一个在下层卷绕，所述第一和第二导线中的另一个17一和17b中，例如，第二线材17b在高密度电感器区域L1和L2中，在上层中缠绕有金属线。

关于导线的圈数17一和17b分别在三个电感器区域L的1至L3，第一和第二导线17一和17b被并联电连接，因此一对的两个导线的行为就像一条粗的矩形电线。将匝数视为导线之一的匝数是合理的。在这方面描述匝数，第一高密度电感器区域L1中的匝数为10匝，低密度电感器区域L3中的匝数。在第二高密度电感器区域L2中，匝数为6匝，并且匝数为9匝。因此，关于三个电感器区域L1到L3中的L值，第一高密度电感器区域L1中的L值最大，第二高密度电感器区域L2中的L值第二。在第一高密度电感器区域L1和第二高密度电感器区域L2之间的低密度电感器区域L3中的L值最小。

另外，在上述描述的第二实施例中，两根导线17一和17b被连接在一对端子电极之间18和19;但是，如果需要，可以连接三根或更多根电线。

板状芯16设置在根据第一实施例和第二实施例的电感器组件21和31中的每一个中。

尽管示出的实施例是示例，但是根据不同实施例的结构可以被部分替换或组合。尽管上面已经描述了本公开的一些实施例，但是应当理解，在不脱离本公开的范围和精神的情况下，变化和修改对于本领域技术人员将是显而易见的。因此，本公开的范围仅由所附权利要求书确定。