阅读说明：本技术 用于改进层间介电层形貌的方法 (Method for improving morphology of interlayer dielectric layer ) 是由 苏冠玮 黄俊育 林志勋 谢炳邦 于 2019-03-20 设计创作，主要内容包括：本文公开了用于改进层间介电(ILD)层形貌的方法和产生的集成电路器件。示例性方法包括在晶圆的第一区域上方形成具有第一厚度的第一接触蚀刻停止层,在晶圆的第二区域上方形成具有第二厚度的第二接触蚀刻停止层,并且在第一接触蚀刻停止层和第二接触蚀刻停止层上方形成ILD层。在第一区域和第二区域之间存在第一形貌变化。第二厚度与第一厚度不同,以实现小于第一形貌变化的第二形貌变化。第一形貌变化可以由设置在第一区域中的晶圆上方的第一栅极结构与设置在第二区域中的晶圆上方的第二栅极结构之间的高度差引起。本发明的实施例还涉及用于改进层间介电层形貌的方法。(Methods for improving inter-layer dielectric (ILD) layer topography and resulting integrated circuit devices are disclosed herein. An example method includes forming a first contact etch stop layer having a first thickness over a first region of a wafer, forming a second contact etch stop layer having a second thickness over a second region of the wafer, and forming an ILD layer over the first contact etch stop layer and the second contact etch stop layer. There is a first topographical variation between the first region and the second region. The second thickness is different from the first thickness to achieve a second topographical variation that is less than the first topographical variation. The first topography variation may be caused by a height difference between a first gate structure disposed over the wafer in the first region and a second gate structure disposed over the wafer in the second region. Embodiments of the invention also relate to methods for improving interlevel dielectric layer topography.)

用于改进层间介电层形貌的方法

技术领域

本发明的实施例涉及用于改进层间介电层形貌的方法。

背景技术

集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种改进也已经增加了制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。

例如，IC制造通常涉及在晶圆(衬底)上形成包括各个IC器件的器件层，并且然后在器件层上方形成多层互连(MLI)部件，以促进各个IC器件的操作。在一些实施方式中，MLI部件包括设置在器件层上方的层间介电(ILD)层和设置在ILD层上方的金属间介电(IMD)层。IMD层包括导电互连结构(例如，金属互连结构)，其被配置为在IC器件和/或IC器件的组件之间路由和/或分配信号。由于ILD层的形貌共形于下面的层(诸如器件层)的形貌，因此下面的层中的任何形貌变化通常转移至ILD层。例如，导致器件层中的形貌变化的IC器件中的高度变化(换句话说，器件层的一些区域比其它区域“更高”或“更低”)导致ILD层即使在实施平坦化工艺(例如，化学机械抛光工艺)之后也显现出形貌变化。这种形貌变化可能导致IC器件性能下降或甚至导致IC器件故障。因此，虽然现有的IC制造方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意(例如，在充分控制ILD形貌方面)。

发明内容

本发明的实施例提供了一种形成集成电路器件的方法，包括：在晶圆的第一区域上方形成第一接触蚀刻停止层，其中，在所述晶圆的所述第一区域和第二区域之间存在第一形貌变化，并且所述第一接触蚀刻停止层具有第一厚度；在所述晶圆的所述第二区域上方形成第二接触蚀刻停止层，其中，所述第二接触蚀刻停止层具有与所述第一厚度不同的第二厚度以将所述第一区域和所述第二区域之间的所述第一形貌变化减小为第二形貌变化；以及在所述第一接触蚀刻停止层和所述第二接触蚀刻停止层上方形成层间介电(ILD)层。

本发明的另一实施例提供了一种形成集成电路器件的方法，包括：在具有第一高度的第一栅极结构上方形成第一接触蚀刻停止层，其中，所述第一接触蚀刻停止层具有第一厚度；在具有小于所述第一高度的第二高度的第二栅极结构上方形成第二接触蚀刻停止层，其中，所述第二接触蚀刻停止层具有大于所述第一厚度的第二厚度；以及在所述第一接触蚀刻停止层和所述第二接触蚀刻停止层上方形成层间介电(ILD)层。

本发明的又一实施例提供了一种集成电路器件，包括：第一栅极结构，具有第一高度，设置在第一区域中的衬底上方；第二栅极结构，具有第二高度，设置在第二区域中的所述衬底上方，其中，所述第二高度小于所述第一高度；第一接触蚀刻停止层，设置在所述第一栅极结构上方，其中，所述第一接触蚀刻停止层具有第一厚度；第二接触蚀刻停止层，设置在所述第二栅极结构上方，其中，所述第二接触蚀刻停止层具有大于所述第一厚度的第二厚度，并且所述第一接触蚀刻停止层和所述第二接触蚀刻停止层在所述第一区域和所述第二区域的界面处重叠；以及层间介电层，设置在所述第一接触蚀刻停止层和所述第二接触蚀刻停止层上方。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的用于制造集成电路器件的方法的流程图。

图2A至图2L是根据本发明的各个方面的部分或全部的集成电路器件的局部截面图。

图3是根据本发明的各个方面的部分或全部的另一集成电路器件的局部截面图。

具体实施方式

本发明总体涉及集成电路(IC)器件，并且更具体地，涉及用于改进IC器件的层间介电层(ILD)形貌的方法。

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，以下本发明中，一个部件形成在另一部件上、连接和/或联接至另一部件可以包括部件以直接接触的方式形成的实施例，并且也可以包括形成***在部件之间的额外的部件，从而使得部件可以不直接接触的实施例。此外，为了便于描述，使用例如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“在...下方”、“上”、“下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语以描述本发明的一个部件与另一部件的关系。空间相对术语旨在包括包含部件的器件的不同方位。

随着IC技术继续朝向更小的技术节点(例如，20nm、16nm、10nm、7nm和更小)发展，出现了新的制造挑战。一个这样的挑战涉及IC制造期间出现的形貌变化。当晶圆的一些区域比晶圆的其它区域“更高”(例如，具有更大的垂直高度)时，发生形貌变化，反之亦然。“更高”或“更低”区域可以包括各个层，诸如半导体层、介电层和/或导电(例如，金属)层。形貌变化通常不会对旧技术代产生影响，因为旧技术代的IC器件尺寸要么超出形貌变化，要么与形貌变化相比足够大，从而抑制形貌变化带来的任何影响和问题。因此，传统的IC制造方法尚未设计出令人满意的解决方案来解决由先进技术节点中的形貌变化引起的挑战。

例如，IC制造通常涉及在晶圆(衬底)上形成包括各个IC器件的器件层，并且然后在器件层上方形成多层互连(MLI)部件，以促进各个IC器件的操作。在一些实施方式中，MLI部件包括设置在器件层上方的接触蚀刻停止层(CESL)、设置在CESL层上方的ILD层以及设置在ILD层上方的金属间介电(IMD)层。IMD层包括导电互连结构(例如，金属互连结构)，其被配置为在IC器件和/或IC器件的组件之间路由和/或分配信号。由于CESL层和ILD层的形貌共形于下面的层(诸如器件层)的形貌，因此下面的层中的任何形貌变化通常都被转移至ILD层。例如，即使在实施平坦化工艺之后，导致器件层中的形貌变化的IC器件中的高度变化(换句话说，器件层的一些区域比其它区域“更高”或“更低”)导致CESL层(其通常在器件层的各个IC器件上方具有相同的厚度)和ILD层也显现出形貌变化。这种形貌变化可能导致IC器件性能下降或甚至IC器件故障。

因此，本发明提出通过在不同高度的器件部件上方实施不同厚度的CESL来最小化器件层的形貌变化对ILD层的形貌变化的影响。在不同高度的器件上利用不同厚度的CESL可以“平滑”器件层中的形貌变化，从而使得随后形成的ILD层显现出“更平滑”的形貌。本文描述了通过实施这种技术的许多优势。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是必需的。

图1是根据本发明的各个方面的用于制造集成电路器件的方法10的流程图。在框12中，在具有第一高度的第一栅极结构上方形成具有第一厚度的第一接触蚀刻停止层。在框14中，在具有第二高度的第二栅极结构上方形成具有第二厚度的第二接触蚀刻停止层。第二高度小于第一高度。第一厚度和第二厚度被配置为最小化形貌变化。例如，第二厚度大于第一厚度。在框16中，在第一接触蚀刻停止层和第二接触蚀刻停止层上方形成ILD层。在框18中，方法10可以继续完成IC器件的制造。为了清楚起见，已经简化了图1，以更好地理解本发明的发明构思。可以在方法10中添加额外的部件，并且在方法10的其它实施例中，可以替换、修改或消除下面描述的一些部件。

图2A至图2L是根据本发明的各个方面的在诸如图1的方法10的方法的各个制造阶段的部分或全部的IC器件100的局部截面图。IC器件100可以包括在微处理器、存储器和/或其它IC器件中。在一些实施方式中，IC器件100是IC芯片、片上系统(SoC)的部分或它们的部分，IC器件100包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、

p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。各个晶体管被配置为平面晶体管或多栅极晶体管，诸如鳍式FET(FinFET)，这取决于IC器件100的设计要求。IC器件100包括器件区域102、器件区域104、器件区域106和器件区域108。器件区域102至108的每个均包括各个有源和/或无源微电子器件，其被配置为提供核心区域(通常称为逻辑区域)、存储器区域(诸如静态随机存取存储器(SRAM)区域和/或闪速存储器区域)、模拟区域、***区域(通常称为I/O区域)、伪区域、其它合适的区域或它们的组合。例如，器件区域102是闪存单元存储器区域(包括一个或多个闪速存储器)，器件区域104是高电压区域(包括一个或多个晶体管)，器件区域106是I/O区域(包括一个或多个晶体管)，并且器件区域108是核心区域(包括一个或多个晶体管)。在一些实施方式中，高电压区域通常是指IC器件100的包括在大于约5V的电压下工作的晶体管的区域。在一些实施方式中，IC器件100包括低电压区域，其通常是指IC器件100的包括在小于约5V的电压下工作的晶体管的区域。为了清楚起见，已经简化了图2A至图2L以更好地理解本发明的发明构思。可以在IC器件100中添加额外的部件，并且可以在IC器件100的其它实施例中替换、修改或消除下面描述的一些部件。

转至图2A，IC器件100包括衬底(晶圆)110。在所示的实施例中，衬底110包括硅。可选地或额外地，衬底110包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉和/或碲化镉；合金半导体，诸如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底110是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以通过注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法制造。在一些实施方式中，衬底110包括一种或多种III-V族材料。在一些实施方式中，衬底110包括一种或多种II-IV族材料。

隔离部件112设置在衬底110上方和/或衬底110中，以隔离IC器件100的各个器件区域。例如，隔离部件112将有源器件区域和/或无源器件区域(诸如器件区域102至108)彼此分离并隔离。隔离部件112包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离成分)或它们的组合。隔离部件112可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过在衬底110中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)来形成STI部件。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或平坦化隔离部件112的顶面。在一些实施方式中，可以通过在形成鳍之后在衬底110上方沉积绝缘材料来形成STI部件，从而使得绝缘材料层填充鳍之间的间隙(沟槽)，并且回蚀刻绝缘材料层以形成隔离部件112。在一些实施方式中，隔离部件112包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的体介电层，其中，体介电层和衬垫介电层包括取决于设计要求的材料(例如，设置在包括热氧化物的衬垫介电层上方的体介电层包括氮化硅)。在一些实施方式中，隔离部件112包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃或磷硅酸盐玻璃)上方的介电层。

衬底110包括根据IC器件100的设计要求配置的各个掺杂区域。例如，衬底110包括掺杂区域114、掺杂区域116、掺杂区域118和掺杂区域120。掺杂区域114至120的每个均是n型掺杂区域(也称为n阱)或p型掺杂区域(也称为p阱)，这取决于设置在相应器件区域104至108中的器件的类型。N型掺杂区域掺杂有n型掺杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。P型掺杂区域掺杂有p型掺杂剂，诸如硼(例如，BF₂)、铟、其它p型掺杂剂或它们的组合。在一些实施方式中，掺杂区域114至120中的一个或多个包括p型掺杂剂和n型掺杂剂的组合。掺杂区域114至120可以直接形成在衬底110上和/或衬底110中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成掺杂区域114至120。

各个栅极结构设置在衬底110上方，各个栅极结构诸如栅极结构124A、栅极结构124B、栅极结构124C、栅极结构124D和栅极结构124E。可以实施各个沉积工艺、光刻工艺、蚀刻工艺、其它合适工艺或它们的组合以制造栅极结构124A至124E的栅极堆叠件。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、镀、其它合适的方法或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其它合适的工艺或它们的组合。可选地，通过其它方法(例如，无掩模光刻、电子束写入，和离子束写入)辅助、实现或替换光刻工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。

栅极结构124A至124E包括栅极堆叠件，其被配置为根据IC器件100的设计要求实现期望的功能，从而使得栅极结构124A至124E包括相同或不同的层和/或材料。例如，栅极结构124A、124B被配置为形成相应闪速存储器单元的部分，并且栅极结构124C至124E被配置为形成相应晶体管的部分。栅极结构124A、124B每个均具有高度H1，高度H1表示栅极结构124A、124B的栅极堆叠件的各个层的组合厚度。高度H1从衬底110的顶面延伸至栅极结构124A、124B的栅极堆叠件的顶面。栅极结构124C至124E每个均具有高度H2，高度H2表示栅极结构124C至124E的栅极堆叠件的各个层的组合厚度。高度H2从衬底110的顶面延伸至栅极结构124C至124E的栅极堆叠件的顶面。在所示的实施例中，高度H1大于高度H2，这导致器件区域102和器件区域104至108之间的形貌变化Δ₁。形貌变化Δ₁是高度H1和高度H2之间的差(换句话说，Δ₁＝H1-H2)。可以将形貌变化Δ₁转移至IC器件100的随后形成的层，这可能降低IC器件100的性能。本发明提供了克服由这种形貌变化呈现的挑战的解决方案，如下描述的。在一些实施方式中，高度H1大于或等于约

并且高度H2小于约

(例如，约

)。在一些实施方式中，形貌变化Δ₁是器件区域102中的最高组件的顶面与器件区域104至108中的最高组件的顶面之间的距离(或高度)。在一些实施方式中，栅极结构124A至124E可以统称为器件层，其中，器件层包括高形貌区域(此处为器件区域102)和低形貌区域(此处为器件区域104至108)。

栅极结构124A具有栅极堆叠件，该栅极堆叠件包括隧道氧化物层126a、浮置栅极层128a、介电层130a、控制栅极层132a和硬掩模层134a。栅极结构124B具有栅极堆叠件，该栅极堆叠件包括隧道氧化物层126b、浮置栅极层128b、介电层130b、控制栅极层132b和硬掩模层134b。隧道氧化物层126a、126b设置在衬底110上方并且包括任何合适的材料，诸如硅和/或氧(例如，氧化硅)。浮置栅极层128a、128b分别设置在隧道氧化层126a、126b上，并且包括导电材料，诸如多晶硅。在一些实施方式中，浮置栅极层128a、128b可以包括纳米岛，该纳米岛包括半导体材料，诸如硅和/或锗。介电层130a、130b分别设置在浮置栅极层128a、128b上并且包括介电材料。在一些实施方式中，介电层130a、130b包括多层结构，诸如氧化物-氮化物-氧化物(ONO)结构。例如，介电层130a、130b可以包括设置在浮置栅极层128a、128b上方的第一含硅和氧层、设置在第一含硅和氧层上方的含硅和氮层和设置在含硅和氮层上方的第二含硅和氧层。控制栅极层132a、132b分别设置在介电层130a、130b上并且包括导电材料，诸如多晶硅。在一些实施方式中，栅极结构124a、124b的栅极堆叠件可以包括各种材料组合，诸如金属-氧化物-氮化物-氧化物-硅(MONOS)、硅-氧化物-氮化物-硅(SONOS)、硅-氮化物-氧化物-硅(SNOS)、金属-氮化物-氧化物-硅(MNOS)或其它合适的材料组合。硬掩模层134a、134b设置在相应的控制栅极层132a、132b上，并且包括任何合适的材料，诸如硅、氮和/或碳(例如，氮化硅或碳化硅)。在所示的实施例中，栅极结构124A、124B的栅极堆叠件的顶面是相应的硬掩模层134a、134b的顶面，从而使得高度H1从衬底110的顶面延伸至硬掩模层134a、134b的顶面。

栅极结构124C具有栅极堆叠件，该栅极堆叠件包括界面层136a、栅极电介质138a、栅电极140a和硬掩模层142a；栅极结构124D具有栅极堆叠件，该栅极堆叠件包括界面层136b、栅极电介质138b、栅电极140b和硬掩模层142b；并且栅极结构124E具有栅极堆叠件，该栅极堆叠件包括界面层136c、栅极电介质138c、栅电极140c和硬掩模层142c。由于栅极结构124C至124E与不同的晶体管对应，因此栅极结构124C至124E可以包括界面层136a至136c、栅极电介质138a至138c、栅电极140a至140c和/或硬掩模层142a至142c的不同的数量、配置和/或层的材料。例如，为了优化器件区域104(此处为高电压区域)中的晶体管的性能，栅极电介质138a的厚度大于栅极电介质138b和/或栅极电介质138c的厚度。栅极结构124C至124E的栅极堆叠件根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺制造。在后栅极工艺实施方式中，一个或多个栅极结构124C至124E包括随后用金属栅极堆叠件替换的伪栅极堆叠件。伪栅极堆叠件包括例如界面层(包括例如氧化硅)和伪栅电极层(包括例如多晶硅)。在这样的实施方式中，去除伪栅电极层以形成开口(沟槽)，随后在开口中形成栅极电介质138a至138c和/或栅电极140a至140c。

界面层136a至136c设置在衬底110上并且包括任何合适的材料，诸如硅和/或氧(例如，氧化硅)。栅极电介质138a至138c共形地设置在相应的界面层136a至136c和相应的栅极堆叠件限定的表面上，从而使得栅极电介质138a至138c具有基本均匀的厚度。栅极电介质138a至138c包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。高k介电材料通常是指具有例如大于氧化硅的介电常数(k≈3.9)的高介电常数的介电材料。示例性高k介电材料包括铪、铝、锆、镧、钽、钛、钇、氧、氮、其它合适的成分或它们的组合。在一些实施方式中，栅极电介质138a至138c可以包括高k介电层，包括例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂、Al₂O₃、HfO₂-Al₂O₃、TiO₂、Ta₂O₅、La₂O₃、Y₂O₃、其它合适的高k介电材料或它们的组合。栅电极140a至140c设置在相应的栅极电介质138a至138c上。栅电极140a至140c包括导电材料。在一些实施方式中，栅电极140a至140c包括多个层，诸如一个或多个覆盖层、功函层、胶/阻挡层和/或金属填充(或体)层。覆盖层可以包括防止或消除栅极结构124C至124E的栅极电介质138a至138c和其它层之间的成分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W₂N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函层包括调节为具有期望的功函数(诸如n型功函数或p型功函数)的导电材料，诸如n型功函材料和/或p型功函材料。P型功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi₂、MoSi₂、TaSi₂、NiSi₂、WN、其它p型功函材料或它们的组合。N型功函材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其它n型功函材料或它们的组合。胶/阻挡层可以包括促进邻近层(诸如功函层和金属填充层)之间的粘合的材料，和/或阻挡和/或减少栅极层之间的扩散的材料，诸如功函层和金属填充层。例如，胶/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)或它们的组合。金属填充层可以包括合适的导电材料，诸如Al、W和/或Cu。硬掩模层142a至142c设置在相应的栅极电介质138a至138c和相应的栅电极140a至140c上。硬掩模层142a至142c包括任何合适的材料，诸如硅、氮和/或碳(例如，氮化硅或碳化硅)。在所示的实施例中，栅极结构124C至124E的栅极堆叠件的顶面是相应的硬掩模层142a至142c的顶面，从而使得高度H2从衬底110的顶面延伸至硬掩模层142a至142c的顶面。

栅极结构124A至124E还包括相应的栅极间隔件，诸如栅极间隔件144a、栅极间隔件144b、栅极间隔件144c、栅极间隔件144d和栅极间隔件144e。栅极间隔件144a至144e设置为邻近于相应的栅极堆叠件(例如，沿着相应的栅极堆叠件的侧壁)。栅极间隔件144a至144e通过任何合适的工艺形成，并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示的实施例中，可以在衬底110和栅极结构124A至124E的栅堆叠件上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后各向异性地蚀刻以形成栅极间隔件144a至144e。在一些实施方式中，栅极间隔件144a至144e包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件144a至144e包括邻近于栅极堆叠件形成的多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施方式中，各组间隔件可以包括具有不同蚀刻速率的材料。例如，可以在衬底110上方沉积包括硅和氧的第一介电层，并且随后各向异性地蚀刻以形成邻近于栅极堆叠件的第一间隔件组，并且可以在衬底110上方沉积包括硅和氮的第二介电层，并且随后各向异性地蚀刻以形成邻近于第一间隔件组的第二间隔件组。在一些实施方式中，栅极间隔件144a至144e包括相同或不同的材料、层、组和/或配置，这取决于IC器件100的设计要求。

各个源极/漏极部件146设置在衬底110中。在所示的实施例中，栅极结构124A至124E的每个均设置在衬底110上方，从而使得栅极结构124A至124E的每个均介于源极/漏极部件146之间。设置在衬底110中的沟道区域可以跨越在源极/漏极部件146之间，位于每个栅极结构124A至124E下面，从而使得电流可以在操作期间在相应的源极/漏极部件146之间流动。源极/漏极部件146包括轻掺杂源极和漏极(LDD)部件和/或重掺杂源极和漏极(HDD)部件，其可以在形成栅极间隔件144a至144e之前和/或之后形成。在一些实施方式中，取决于期望的晶体管配置(例如，PMOS或NMOS)，通过将n型掺杂剂、p型掺杂剂或它们的组合注入和/或扩散至衬底110中来形成源极/漏极部件146。可以实施退火工艺，诸如快速热退火(RTA)和/或激光退火，以激活源极/漏极部件146的掺杂剂。源极/漏极部件146还可以包括设置在衬底110上和/或衬底110中的外延源极/漏极部件。例如，在衬底110上外延生长半导体材料，从而使得外延源极/漏极部件完全嵌入或部分嵌入(例如，具有高于衬底110的顶面的顶面)。外延工艺可以实施CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其它合适的SEG工艺或它们的组合。外延工艺可以使用与衬底110的组分相互作用的气态和/或液态前体。外延源极/漏极部件可以包括任何合适的材料，诸如硅和/或锗，并且可以包括n型掺杂剂和/或p型掺杂剂。在一些实施方式中，外延源极/漏极部件可以包括掺杂有硼、碳、其它p型掺杂剂或它们的组合的含硅和锗层(例如，Si:Ge:B外延层或Si:Ge:C外延层)。在一些实施方式中，外延源极/漏极部件可以包括掺杂有磷、砷、其它n型掺杂剂或它们的组合的含硅或含硅碳层(例如，Si:P外延层、Si:C外延层或Si:C:P外延层)。在一些实施方式中，外延源极/漏极部件包括在沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，在沉积期间通过将杂质添加到外延工艺的源材料来掺杂外延源极/漏极部件。在一些实施方式中，在沉积工艺之后通过离子注入工艺掺杂外延源极/漏极部件。

在源极/漏极部件146上形成硅化物层148。在一些实施方式中，通过在源极/漏极部件146上方沉积金属层来形成硅化物层148。金属层包括适用于促进硅化物形成的任何材料，诸如镍、铂、钯、钒、钛、钴、钽、镱、锆、其它合适的金属或它们的组合。然后加热IC器件100(例如，经受退火工艺)以使源极/漏极部件146的成分(例如，硅和/或锗)与金属反应。因此，硅化物层148包括金属和源极/漏极部件146的成分(例如，硅和/或锗)。在一些实施方式中，硅化物层148包括硅化镍、硅化钛或硅化钴。通过诸如蚀刻工艺的任何合适的工艺选择性地去除任何未反应的金属，诸如金属层的剩余部分。

转至图2B，在IC器件100上方，具体地在器件区域102至108中的栅极结构124A至124E上方形成接触蚀刻停止层(CESL)150。在一些实施方式中，CESL 150共形地沉积在栅极结构124A至124E上方，从而使得CESL 150在栅极结构124A至124E和各个其它IC部件(诸如隔离部件112和/或源极/漏极部件146)上方具有基本相同的厚度。在所示的实施例中，CESL150在栅极结构124A至124E上方具有厚度C1。在一些实施方式中，厚度C1为约

至约(例如，约

)。本发明考虑了CESL 150的其它厚度轮廓。例如，在一些实施方式中，设置在栅极结构124A至124E的栅极堆叠件的顶面上的CESL 150的厚度大于设置在间隔件144a至144e的顶面上的CESL 150的厚度。CESL 150包括具有与IC器件100的其它部件不同的蚀刻特性的材料，其它部件诸如硬掩模层134a、134b、硬掩模层142a至142c、栅极间隔件144a至144e和/或随后形成的ILD。在一些实施方式中，CESL 150包括硅、氧、氮、碳、其它合适的CESL成分或它们的组合。例如，CESL 150包括氧化硅、氮化硅、氮氧化硅、碳化硅或其它合适的CESL材料。在所示的实施例中，CESL 150包括硅和氮，诸如氮化硅。在一些实施方式中，CESL 150包括被配置为实现期望的应力(诸如拉伸应力或压缩应力)的材料，这取决于IC器件100中的CESL 150将保留在其上方的晶体管类型。在一些实施方式中，CESL 150具有多层结构，包括例如多于一个材料层。通过CVD、PECVD、次大气压CVD(SACVD)、LPCVD、ALD、等离子体增强ALD(PEALD)、分子层沉积(MLD)、等离子体脉冲CVD(PICVD)、其它合适的方法或它们的组合形成CESL 150。

转至图2C，在IC器件100的高形貌区域中的CESL 150上方形成掩模层160。例如，掩模层160覆盖包括具有高度H1的栅极结构124A、124B的器件区域102。掩模层160的开口162暴露IC器件100的低形貌区域中的CESL 150，低形貌区域诸如包括具有高度H2的栅极结构124C至124E的器件区域104至108。掩模层160用作CESL切割掩模，其用于从IC器件100的低形貌区域去除CESL 150。在所示的实施例中，掩模层160是光刻胶层，其也称为抗蚀剂层、光敏层、成像层、图案化层和/或辐射敏感层。因此，掩模层160包括对光刻曝光工艺期间使用的辐射敏感的材料，辐射诸如DUV辐射、EUV辐射、电子束辐射、离子束辐射和/或其它合适的辐射。可选地，在一些实施方式中，掩模层160包括与CESL 150具有不同的蚀刻特性的材料，诸如硅、非晶硅、半导体氧化物(例如，氧化硅(SiO₂))、半导体氮化物(例如，氮化硅(SiN))、半导体氮氧化物(例如，氮氧化硅(SiON))和/或半导体碳化物(例如，碳化硅(SiC))、其它半导体材料和/或其它介电材料。在一些实施方式中，掩模层160具有多层结构。例如，掩模层160可以包括设置在CESL 150上方的掩模阻挡层，以及设置在掩模阻挡层上方的掩模层。掩模阻挡层可以包括(例如，在掩模阻挡层和掩模层之间)实现期望的蚀刻选择性的具有高耐蚀刻性的材料(诸如包括钛和氮的材料(例如，TiN))，并且掩模层可以包括(例如，在掩模层和CESL 150之间)实现期望的蚀刻选择性的材料。

通过光刻工艺形成掩模层160。例如，在一些实施方式中，通过将液体光刻胶材料旋涂至CESL 150上来形成掩模层160。在旋涂液体光刻胶材料之后(但是在实施曝光工艺之前)，可以对掩模层160实施预烘烤工艺，例如，以蒸发溶剂并且使形成在CESL 150上方的液体光刻胶材料致密。在一些实施方式中，在形成掩模层160之前，在CESL 150上方形成ARC层，从而使得掩模层160形成在ARC层上方。ARC层可以是无氮ARC(NFARC)层，其包括诸如氧化硅、碳氧化硅、PECVD氧化硅、其它合适的材料或它们的组合的材料。在一些实施方式中，可以在掩模层160和CESL 150之间形成多于一层(包括一个或多个ARC层)。然后通过曝光工艺形成开口162。在曝光工艺期间，用辐射(诸如UV光、DUV光或EUV光)照射掩模层160，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、传输和/或反射至掩模层160的辐射，从而将与掩模图案对应的图像投射至掩模层160上。在所示的实施例中，使用其中限定有CESL切割图案的掩模来图案化辐射，从而使得图案化的辐射在掩模层160上形成CESL切割图案的图像。由于掩模层160对辐射敏感，因此掩模层160的暴露部分响应于曝光工艺而物理地和/或化学地改变，从而使得曝光部分对显影剂的溶解度增加或减小。在一些实施方式中，在曝光工艺之后，对掩模层160实施曝光后烘烤(PEB)工艺。然后实施显影工艺以根据掩模层160的特性和显影工艺中使用的显影溶液的特性溶解掩模层160的曝光(或未曝光)部分。在一些实施方式中，在显影工艺之后实施冲洗工艺，例如，以从IC器件100去除任何残留物和/或颗粒。在一些实施方式中，对掩模层160实施显影后烘烤(PDB)工艺。可选地，可以通过其它方法(诸如无掩模光刻、电子束写入、离子束写入和纳米压印技术)来实施或替换光刻曝光工艺。在这样的实施方式中，可以通过根据CESL切割图案直接调制辐射将图像投射至掩模层160上。

转至图2D，从IC器件100的低形貌区域去除CESL 150。例如，从包括具有高度H2的栅极结构124C至124E的器件区域104至108去除CESL 150，从而暴露栅极结构124C至124E。在所示的实施例中，实施蚀刻工艺以去除CESL 150，其中，掩模层160用作蚀刻掩模，其在蚀刻工艺期间保护IC器件100的高形貌区域中的CESL 150。蚀刻工艺是湿蚀刻工艺、干蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施方式中，蚀刻工艺选择性地蚀刻CESL150而基本不蚀刻掩模层160、硅化物层148、栅极间隔件144c至144e和/或硬掩模层142a至142c。

转至图2E，从IC器件100的高形貌区域去除掩模层160。例如，通过光刻胶剥离工艺去除掩模层160，从而暴露设置在器件区域102上方(具体地，设置在栅极结构124A、124B上方)的CESL 150。在一些实施方式中，通过蚀刻工艺、其它合适的工艺或它们的组合去除掩模层160。剩余的CESL 150改变IC器件100的表面形貌。在所示的实施例中，由于CESL 150保留在IC器件100的高形貌区域上方，因此CESL 150增加了器件区域102和器件区域104至108之间的形貌变化。例如，器件区域102和器件区域104至108之间的形貌变化Δ₂大于形貌变化Δ₁。形貌变化Δ₂是栅极结构124A、124B的高度H1与设置在栅极结构124A、124B上方的厚度C1的总和与栅极结构124C至124E的高度H2之间的差(换句话说，Δ2＝(H1+C1)-H2)。因此，形貌变化Δ₂是器件区域102中的CESL 150的顶面与器件区域104至108中的硬掩模层142a至142c的顶面之间的距离(或高度)。在一些实施方式中，形貌变化Δ₂是器件区域102中的最高组件的顶面和器件区域104至108中的最高组件的顶面之间的距离(或高度)。

转至图2F中，在IC器件100上方，具体地，在器件区域102至108中的栅极结构124A至124E上方形成CESL 170。在所示的实施例中，在器件区域102中的CESL 150上方形成CESL170。在一些实施方式中，CESL 170共形地沉积在IC器件100的IC部件上方，从而使得CESL170在CESL 150、栅极结构124C至124E和诸如隔离部件112和/或源极/漏极部件146的各个其它IC部件上方具有基本相同的厚度。在所示的实施例中，CESL170在栅极结构124C至124E上方具有厚度C2。厚度C2被配置为最小化器件区域102和器件区域104至108之间的形貌变化。例如，在所示的实施例中，厚度C2大于厚度C1。在一些实施方式中，厚度C2为约

至约

(例如，约

)。本发明考虑了CESL 170的其它厚度轮廓。例如，在一些实施方式中，设置在栅极结构124C至124E和/或CESL 150的顶面上的CESL 170的厚度大于设置在间隔件144a至144e的顶面上的CESL 170的厚度。CESL 170包括与IC器件100的其它部件具有不同的蚀刻特性的材料，其它部件诸如硬掩模层134a、134b、硬掩模层142a至142c、栅极间隔件144a至144e、CESL 150和/或随后形成的ILD。在一些实施方式中，CESL 170包括硅、氧、氮、碳、其它合适的CESL成分或它们的组合。例如，CESL 170包括氧化硅、氮化硅、氮氧化硅、碳化硅或其它合适的CESL材料。在一些实施方式中，CESL 170包括与CESL 150相同的材料。在一些实施方式中，CESL 170包括与CESL 150不同的材料。在所示的实施例中，CESL 170包括硅和氮，诸如氮化硅。在一些实施方式中，CESL 170包括被配置为实现期望的应力(诸如拉伸应力或压缩应力)的材料，这取决于IC器件100中的CESL 170将保留在其上方的晶体管类型。在一些实施方式中，CESL 170具有多层结构，包括例如多于一个材料层。通过CVD、PECVD、SACVD、LPCVD、ALD、PEALD、MLD、PICVD、其它合适的方法或它们的组合形成CESL 170。

转至图2G，在IC器件100的低形貌区域中的CESL 170上方形成掩模层180。例如，掩模层180覆盖包括具有高度H2的栅极结构124C至124E的器件区域104至108。掩模层180的开口182暴露IC器件100的高形貌区域(诸如包括具有高度H2的栅极结构124A、124B的器件区域102)中的CESL 170。掩模层180用作CESL切割掩模，其用于从IC器件100的高形貌区域去除CESL 170。在所示的实施例中，掩模层180是光刻胶层。因此，掩模层180包括对光刻曝光工艺期间使用的辐射敏感的材料，辐射诸如DUV辐射、EUV辐射、电子束辐射、离子束辐射和/或其它合适的辐射。可选地，在一些实施方式中，掩模层180包括与CESL 170具有不同的蚀刻特性的材料，诸如硅、非晶硅、半导体氧化物(例如，SiO₂)、半导体氮化物(例如，SiN)、半导体氮氧化物(例如，SiON)和/或半导体碳化物(例如，SiC)、其它半导体材料和/或其它介电材料。在一些实施方式中，掩模层180具有多层结构。例如，掩模层180可以包括设置在CESL 170上方的掩模阻挡层，以及设置在掩模阻挡层上方的掩模层。掩模阻挡层可以包括(例如，在掩模阻挡层和掩模层之间)实现期望的蚀刻选择性的具有高耐蚀刻性的材料(诸如包括钛和氮的材料(例如，TiN))，并且掩模层可以包括(例如，在掩模层和CESL 170之间)实现期望的蚀刻选择性的材料。

通过光刻工艺形成掩模层180。例如，在一些实施方式中，通过将液体光刻胶材料旋涂至CESL 170上来形成掩模层180。在旋涂液体光刻胶材料之后(但是在实施曝光工艺之前)，可以对掩模层180实施预烘烤工艺，例如，以蒸发溶剂并且使形成在CESL 170上方的液体光刻胶材料致密。在一些实施方式中，在形成掩模层180之前，在CESL 170上方形成ARC层，从而使得掩模层180形成在ARC层上方。ARC层可以是NFARC层，其包括诸如SiO₂、SOC、PECVD-SiO₂、其它合适的材料或它们的组合的材料。在一些实施方式中，可以在掩模层180和CESL 170之间形成多于一层(包括一个或多个ARC层)。然后通过曝光工艺形成开口182。在曝光工艺期间，用辐射(诸如UV光、DUV光或EUV光)照射掩模层180，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、传输和/或反射至掩模层180的辐射，从而将与掩模图案对应的图像投射至掩模层180上。在所示的实施例中，使用其中限定有CESL切割图案的掩模来图案化辐射，从而使得图案化的辐射在掩模层180上形成CESL切割图案的图像。由于掩模层180对辐射敏感，因此掩模层180的暴露部分响应于曝光工艺而物理和/或化学地改变，从而使得曝光部分对显影剂的溶解度增加或减小。在一些实施方式中，在曝光工艺之后，对掩模层180实施PEB工艺。然后实施显影工艺以根据掩模层180的特性和显影工艺中使用的显影溶液的特性溶解掩模层180的曝光(或未曝光)部分。在一些实施方式中，在显影工艺之后实施冲洗工艺，例如，以从IC器件100去除任何残留物和/或颗粒。在一些实施方式中，对掩模层180实施PDB工艺。可选地，可以通过其它方法(诸如无掩模光刻、电子束写入、离子束写入和纳米压印技术)来实施或替换光刻曝光工艺。在这样的实施方式中，可以通过根据CESL切割图案直接调制辐射将图像投射至掩模层180上。

转至图2H，从IC器件100的高形貌区域去除CESL 170。例如，从包括具有高度H1的栅极结构124A、124B的器件区域102去除CESL 170，从而暴露CESL 150。在所示的实施例中，实施蚀刻工艺以去除CESL 170，其中，掩模层180用作蚀刻掩模，其在蚀刻工艺期间保护IC器件100的低形貌区域中的CESL 170。蚀刻工艺是湿蚀刻工艺、干蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在一些实施方式中，蚀刻工艺选择性地蚀刻CESL 170而基本不蚀刻掩模层180和/或CESL 150。

转至图2I，从IC器件100的低形貌区域去除掩模层180。例如，通过光刻胶剥离工艺去除掩模层180，从而暴露设置在器件区域104至108上方(具体地，设置在栅极结构124C至124E上方)的CESL 170。在一些实施方式中，通过蚀刻工艺、其它合适工艺或它们的组合去除掩模层180。剩余的CESL 170改变IC器件100的表面形貌。在所示的实施例中，由于CESL170保持在IC器件100的低形貌区域上方并且CESL 170具有厚度C2(其大于厚度C1)，因此CESL 170减小了器件区域102和器件区域104至108之间的形貌变化。例如，器件区域102和器件区域104至108之间的形貌变化Δ₃小于形貌变化Δ₁。形貌变化Δ₃是栅极结构124A、124B的高度H1和设置在栅极结构124A、124B上方的CESL150的厚度C1的总和以及栅极结构124C至124E的高度H2和设置在栅极结构124C至124E上方的CESL 170的厚度C2的总和之间的差(换句话说，Δ₃＝(H1+C1)-(H2+C2))。因此，形貌变化Δ₃是器件区域102中的CESL 150的顶面和器件区域104至108中的CESL 170的顶面之间的距离(或高度)。在一些实施方式中，为了确保器件层显现将最小化(或消除)随后形成的层(诸如随后形成的ILD层)中的形貌变化的形貌，厚度C1和厚度C2被配置为实现小于或等于约10％的形貌变化Δ₃。在一些实施方式中，CESL 170的厚度C2被配置为消除器件区域102和器件区域104至108之间的任何形貌变化(例如，Δ₃＝0)。在一些实施方式中，形貌变化Δ₃是器件区域102中的最高组件的顶面和器件区域104至108中的最高组件的顶面之间的距离(或高度)。

转至图2J，在IC器件100上方，具体地，在CESL 150和CESL 170上方形成ILD层190。在一些实施方式中，ILD层190的厚度为约

至约

ILD层190包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black

(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其它低k介电材料或它们的组合。在所示的实施例中，ILD层190包括低k介电材料(通常称为低k介电层)。在一些实施方式中，低k介电材料通常是指具有小于约3的介电常数(k)的材料。在一些实施方式中，ILD层190具有包含多种介电材料的多层结构。通过诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其它合适的沉积工艺或它们的组合的沉积工艺在CESL150和CESL 170上方形成ILD层190。在一些实施方式中，ILD层190通过可流动CVD(FCVD)工艺形成，可流动CVD工艺包括例如在CESL 150和CESL 170上方沉积可流动材料(诸如液体化合物)并且通过诸如热退火或紫外线辐射处理的合适的技术将可流动材料转化为固体材料。

ILD层190的顶面192显现出表面轮廓194。由于ILD层190的形貌符合其下面的器件层的形貌，因此最小化了ILD层190在高形貌区域(此处为器件区域102)和低形貌区域(此处为器件区域104)的界面区域196处的形貌变化Δ₄，这是因为提出的方法在不同高度的器件部件上利用不同厚度的CESL(此处，栅极结构124A、124B上的厚度C1和栅极结构124C至124E上的厚度C2)来“平滑”器件层中的形貌变化。因此，与形成在具有相同厚度的CESL(位于不同高度器件部件上方)上方的ILD层相比，ILD层190显现出“更平滑”的形貌。在一些实施方式中，厚度C1和厚度C2被配置为最小化形貌变化并且实现以下给出的ILD形貌比：

|(H1+C1+D1)–(H2+C2+D2)|/(H1+C1+D1)≤10％，

其中，D1是栅极结构124A、124B的栅极堆叠件的顶面上方的ILD层190的厚度，并且D2是栅极结构124C至124E的栅极堆叠件的顶面上方的ILD层190的厚度。应该注意，厚度C1的范围和厚度C2的范围具体地被配置为促进CESL 150和CESL 170的形貌变化最小化。换句话说，如果厚度C1的值和/或厚度C2的值太高或太低，则CESL 150和/或CESL 170在减小(或消除)器件区域102和器件区域104至108之间的形貌变化方面可能无法实现期望的效力。在一些实施方式中，配置CESL 150的厚度C1和CESL 170的厚度C2以使形貌变化Δ₃最小化减小了界面196处的ILD层190破裂的可能性，从而保持IC器件100的完整性。例如，在传统的制造方法中，在具有相同厚度的CESL层(位于栅极结构124A至124E上方)上方形成ILD层，在器件区域102和器件区域104之间的ILD层中可能发生“破裂”，从而使得ILD层是不连续的。例如，这可能导致由于栅极结构124B和栅极结构124C之间的形貌变化而没有在栅极结构124B上的CESL的顶角部分上形成ILD层。栅极结构124B上的CESL的顶角部分上不存在ILD层可能导致CESL和/或栅极结构124B的不期望的蚀刻。此外，不期望的蚀刻可能导致之后沉积的导电材料不期望地连接至栅极结构124B，这最终可能导致器件故障。通过配置厚度C1和厚度C2以最小化下面的器件层的形貌变化来消除(或显著减少)这些问题。

转至图2K，实施CMP工艺和/或其它平坦化工艺以平坦化ILD层190的顶面192，从而使得ILD层190具有基本平坦的表面。在一些实施方式中，通过最小化形貌变化Δ₄，顶面192的表面轮廓198是基本平坦的并且任何形貌变化都是最小的。因此，在不同高度的器件上利用不同厚度的CESL也可以改进CMP均匀性和/或减少IC器件100边缘的ILD缺失。

转至图2L，ILD层190、CESL 150和CESL 170是设置在衬底110上方的多层互连(MLI)部件200的部分，其中，工艺继续形成MLI部件200的各个部件。MLI部件200电连接IC器件100的各个器件和/或组件，从而使得各个器件和/或组件可以如IC器件100的设计要求所规定的那样操作。MLI部件200包括被配置为形成各个互连结构的介电层和导电层(例如，金属层)的组合。导电层被配置为形成诸如接触件和/或通孔的垂直互连部件，和/或诸如导线的水平互连部件。垂直互连部件通常连接MLI部件200的不同层(或不同平面)中的水平互连部件。在IC器件100的操作期间，互连部件被配置为在IC器件100的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配给IC器件100的器件和/或组件。应该注意，虽然MLI部件200被示出为具有给定数量的介电层和导电层，但是本发明考虑了具有更多或更少介电层和/或导电层的MLI部件200。

在ILD层190上方形成MLI部件200的金属间介电(IMD)层210。IMD层210包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black

(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其它低k介电材料或它们的组合。在所示的实施例中，IMD层210包括低k介电材料。IMD层210包括多层结构。通过诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其它合适的沉积工艺或它们的组合的沉积工艺形成IMD层210。在一些实施方式中，IMD层210通过FCVD工艺形成。在一些实施方式中，CESL设置在IMD层210与ILD层190之间。

接触件220A至220E和导线230A至230C(统称为MLI部件200的金属一(M1)层)设置在MLI部件200的一个或多个介电层(诸如ILD层190和/或IMD层210)中，以形成互连结构。接触件220A至220E将诸如栅极结构124A至124E的栅极堆叠件和/或源极/漏极部件146的IC器件部件电连接和/或物理连接至导线230A至230C。接触件220A至220E和导线230A至230C包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其它合适的导电材料或它们的组合。可以组合各种导电材料以提供具有各个层的接触件220A至220E和导线230A至230C，各个层诸如阻挡层、粘合层、衬垫层、体层、其它合适的层或它们的组合。在一些实施方式中，接触件220A至220E包括Ti、TiN、W和/或Co；并且导线230A至230C包括Cu、Co和/或Ru。通过图案化ILD层190和/或IMD层210形成接触件220A至220E和导线230A至230C。图案化ILD层190和/或IMD层210可以包括光刻工艺和/或蚀刻工艺以在相应的ILD层190和/或IMD层210中形成开口(沟槽)，诸如接触开口、线开口和/或通孔开口。在一些实施方式中，光刻工艺包括在ILD层190和/或IMD层210上方形成光刻胶层，将光刻胶层暴露于图案化的辐射，并且显影曝光的光刻胶层，从而形成图案化的光刻胶层，图案化的光刻胶层可以用作用于在ILD层190和/或IMD层210中蚀刻开口的掩蔽元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其它合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过平坦化工艺(诸如CMP工艺)去除任何过量的导电材料，从而平坦化ILD层190、IMD层210、接触件220A至220E和/或导线230A至230C的顶面。

图3是根据本发明的各个方面的可以使用本文描述的方法(诸如图1的方法10)制造的部分或全部的IC器件300的局部截面图。IC器件300在许多方面与IC器件100类似。因此，为了清楚和简单起见，图3和图2A至图2L中的相同的部件用相同的参考标号表示。在图3中，IC器件300与IC器件100类似制造，除了没有从诸如器件区域104至108的低形貌区域去除CESL 150之外。在这样的实施方式中，省略与图2C至图2E相关的工艺，并且继续与图2F至图2L相关的工艺。因此，CESL 150设置在器件区域102中的栅极结构124A、124B上方，并且CESL 150和CESL 170设置在器件区域104至108中的栅极结构124C至124E上方。CESL 150和CESL 170的厚度被配置为使形貌变化Δ₃最小化，从而最小化ILD层190的形貌变化。为了清楚起见，已经简化了图3，以更好地理解本发明的发明构思。可以在IC器件300中添加额外的部件，并且可以在IC器件300的其它实施例中替换、修改或消除以下描述的一些部件。

本发明提供了许多不同的实施例。本文公开了用于改进ILD层形貌的方法和产生的集成电路器件。本文公开的方法可以以各个器件类型中的任何一种实现。例如，可以实施本发明的各个方面以形成适用于平面场效应晶体管(FET)、多栅极晶体管(平面或垂直)(诸如鳍式FET(FinFET)器件、全环栅(GAA)器件、欧米茄-栅极(Ω-栅极)器件或pi-栅极(Π-栅极)器件以及应变半导体器件)、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或其它器件的ILD层。本发明考虑了本领域普通技术人员可以意识到的可以受益于本文描述的用于改进ILD层形貌的方法的其它集成电路器件。

示例性方法包括在晶圆的第一区域上方形成第一接触蚀刻停止层，在晶圆的第二区域上方形成第二接触蚀刻停止层，以及在第一接触蚀刻停止层和第二接触蚀刻停止层上方形成层间介电(ILD)层。在晶圆的第一区域和第二区域之间存在第一形貌变化，并且第一接触蚀刻停止层具有第一厚度。第二接触蚀刻停止层具有与第一厚度不同的第二厚度，以将第一区域和第二区域之间的第一形貌变化减小为第二形貌变化。在一些实施方式中，第二形貌变化是第一区域中的第一接触蚀刻停止层的最顶表面的高度与第二区域中的第二接触蚀刻停止层的最顶表面的高度的差，其中该差小于或等于约10％。在一些实施方式中，具有第一高度的第一栅极结构设置在第一区域中的晶圆上方且具有第二高度的第二栅极结构设置在第二区域中的晶圆上方，其中，第一形貌变化由第一高度与第二高度不同引起。在一些实施方式中，第二形貌变化由第一高度和第一厚度的第一总和与第二高度和第二厚度的第二总和之间的任何差异引起。

在一些实施方式中，该方法还包括在ILD层上方形成金属间介电层。在一些实施方式中，通过在第一区域和第二区域上方沉积第一接触蚀刻停止层并且从第二区域上方蚀刻第一接触蚀刻停止层来形成第一接触蚀刻停止层。在一些实施方式中，通过在第一区域和第二区域上方沉积第二接触蚀刻停止层并且从第一区域上方蚀刻第二接触蚀刻停止层来形成第二接触蚀刻停止层。在一些实施方式中，形成第一接触蚀刻停止层还包括实施第一光刻工艺以在第一区域上方的第一接触蚀刻停止层上方形成第一掩模层并且在从第二区域上方蚀刻第一接触蚀刻停止层之后去除第一掩模层。在一些实施方式中，形成第二接触蚀刻停止层还包括实施第二光刻工艺以在第二区域上方的第二接触蚀刻停止层上方形成第二掩模层并且在从第一区域上方蚀刻第二接触蚀刻停止层之后去除第二掩模层。在一些实施方式中，第一接触蚀刻停止层和第二接触蚀刻停止层包括不同的材料。在一些实施方式中，第一接触蚀刻停止层和第二接触蚀刻停止层包括相同的材料。

另一示例性方法包括在具有第一高度的第一栅极结构上方形成第一接触蚀刻停止层，在具有小于第一高度的第二高度的第二栅极结构上方形成第二接触蚀刻停止层，以及在第一接触蚀刻停止层和第二接触蚀刻停止层上方形成层间介电(ILD)层。第一接触蚀刻停止层具有第一厚度，并且第二接触蚀刻停止层具有大于第一厚度的第二厚度。在一些实施方式中，第一高度和第一厚度的第一总和与第二高度和第二厚度的第二总和之间的差小于或等于约10％。在一些实施方式中，在第二接触蚀刻停止层之前形成第一接触蚀刻停止层。在一些实施方式中，在第二接触蚀刻停止层之后形成第一接触蚀刻停止层。在一些实施方式中，形成ILD层包括在第一接触蚀刻停止层和第二接触蚀刻停止层上方沉积低k介电材料并且对低k介电材料实施平坦化工艺，从而平坦化低k介电材料的顶面。

在一些实施方式中，在第一栅极结构上方形成第一接触蚀刻停止层并且在第二栅极结构上方形成第二接触蚀刻停止层包括在第一栅极结构和第二栅极结构上方沉积具有第一厚度的第一材料层，蚀刻第二栅极结构上方的第一材料层，在第二栅极结构上方和第一栅极结构的第一材料层上方沉积具有第二厚度的第二材料层，以及蚀刻第一材料层上方的第二材料层。在一些实施方式中，实施第一光刻工艺以形成第一掩模层，第一掩模层在第一材料层的蚀刻期间覆盖第一栅极结构上方的第一材料层。在一些实施方式中，实施第二光刻工艺以形成第二掩模层，第二掩模层在第二材料层的蚀刻期间覆盖第二栅极结构上方的第二材料层。在一些实施方式中，通过形成图案化的光刻胶层来形成第一掩模层和第二掩模层。在一些实施方式中，在第一栅极结构上方形成第一接触蚀刻停止层并且在第二栅极结构上方形成第二接触蚀刻停止层包括在第一栅极结构和第二栅极结构上方沉积第一材料层，在第一材料层上方沉积第二材料层，以及从第一栅极结构上方去除第二材料层，从而使得第一材料层在第一栅极结构上方形成具有第一厚度的第一接触蚀刻停止层，并且第一材料层和第二材料层在第二栅极结构上方形成第二接触蚀刻停止层。

示例性集成电路器件包括：具有第一高度的第一栅极结构，设置在第一区域中的衬底上方；具有第二高度的第二栅极结构，设置在第二区域中的衬底上方；第一接触蚀刻停止层，设置在第一栅极结构上方；第二接触蚀刻停止层，设置在第二栅极结构上方；以及层间介电层，设置在第一接触蚀刻停止层和第二接触蚀刻停止层上方。第二高度小于第一高度。第一接触蚀刻停止层具有第一厚度，并且第二接触蚀刻停止层具有大于第一厚度的第二厚度。第一接触蚀刻停止层和第二接触蚀刻停止层在第一区域和第二区域的界面处重叠。在一些实施方式中，第一高度和第一厚度的总和与第二高度和第二厚度的总和之间的差小于或等于约10％。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。