阅读说明：本技术 Gct芯片结构及其制备方法 (GCT chip structure and preparation method thereof ) 是由 赵彪 刘佳鹏 周文鹏 曾嵘 余占清 陈政宇 于 2019-09-19 设计创作，主要内容包括：本发明公开了一种GCT芯片结构及其制备方法,GCT芯片结构包括引出阳极的P+发射极、与P+发射极贴合的n+缓冲层、与n+缓冲层相贴合的n漂移区,GCT芯片结构还包括：第一P+区域、第二P+区域及n+发射极,第一P+区域与n漂移区相贴合；第二P+区域与第一P+区域相贴合；n+发射极与第二P+区域连接,n+发射极引出阴极,第二P+区域引出门极,阴极与门极具有高度差,高度差的范围为0-10μm。(The invention discloses a GCT chip structure and a preparation method thereof, wherein the GCT chip structure comprises a P + emitter for leading out an anode, an n + buffer layer attached to the P + emitter, and an n drift region attached to the n + buffer layer, and the GCT chip structure further comprises: the first P + region is attached to the n drift region; the second P + region is attached to the first P + region; the n + emitter is connected with the second P + region, the n + emitter leads out a cathode, the second P + region leads out a gate pole, the cathode and the gate pole have a height difference, and the range of the height difference is 0-10 mu m.)

GCT芯片结构及其制备方法

技术领域

本发明属于电力半导体器件领域，具体地说，尤其涉及一种GCT芯片结构及其制备方法。

背景技术

IGCT器件是在GTO的基础上发展出的新一代流控型器件，从芯片层面来看，GCT芯片采用了透明阳极技术与缓冲层设计，降低了器件的触发电流水平及导通压降。从门极驱动电路及开通关断机理来看，IGCT采用集成式驱动电路的方式，通过优化线路布局及管壳封装结构等方式，降低换流回路杂散参数到纳亨量级，使得器件关断过程中电流能在很短时间内由阴极全部转换至门极，而后使PNP三极管自然关断。

参照图1，图1为现有GCT芯片结构的示意图。如图1所示，由于门极与阴极之间存在纵向间距，即阴极侧表面存在槽型结构，在进行单元设计时，为保证工艺可行性，横向尺寸h受到约束难以进一步缩短，然而该横向尺寸直接决定GCT单元体内门极电阻，进而影响最大关断电流能力。

因此急需开发一种克服上述缺陷的GCT芯片结构及其制备方法。

发明内容

针对上述问题，本发明提供一种GCT芯片结构，包括引出阳极的P+发射极、与所述P+发射极贴合的n+缓冲层、与所述n+缓冲层相贴合的n漂移区，其中，所述GCT芯片结构还包括：

第一P+区域，与所述n漂移区相贴合；

第二P+区域，与所述第一P+区域相贴合；以及

n+发射极，与所述第二P+区域连接，所述n+发射极引出阴极，所述第二P+区域引出门极，所述阴极与所述门极具有高度差，所述高度差的范围为0-10μm。

上述的GCT芯片结构，其中，还包括p基区，所述p基区与所述n漂移区相贴合且位于所述第一P+区域及所述n漂移区之间，所述第一P+区域与所述p基区相贴合。

上述的GCT芯片结构，其中，所述第二P+区域的厚度与所述n+发射极的厚度相同。

上述的GCT芯片结构，其中，其特征在于，所述第一P+区域与所述n漂移区的连接处具有波浪形状。

上述的GCT芯片结构，其中，所述阴极与所述门极位于同一平面。

上述的GCT芯片结构，其中，所述波浪形结构的中间平面向所述第一P+区域凸起，凸起的高度为小于40μm。

上述的GCT芯片结构，其中，所述第二P+区域的厚度为1-30μm。

本发明还提供一种GCT芯片结构的制备方法，其中，包括：

步骤S11：利用离子注入后扩散或沉积扩散于n-基底的阴极面形成第一P+区域与p基区；

步骤S12：利用离子注入后扩散或沉积扩散于n-基底的阳极面形成n+缓冲层；

步骤S13：利用硅外延方法在第一P+区域生长出第二P+区域；

步骤S14：利用选择性离子注入或选择性沉积方式在第二P+区域形成n型掺杂区，并通过热扩散进行推进，形成n+发射极。

步骤S15：利用离子注入后扩散或沉积扩散于n+缓冲层上形成p+发射极；

步骤S16：形成两侧金属电极接触与图形化，其中阴极表面的金属电极高于门极表面的金属电极。

本发明还提供一种GCT芯片结构的制备方法，其中，包括：

步骤S21：利用离子注入后扩散或沉积扩散于n-基底的阴极面形成第一P+区域与p基区；

步骤S22：利用离子注入后扩散或沉积扩散于n-基底的阳极面形成n+缓冲层；

步骤S23：采用P-基底或SOI片，通过硅硅键合将P-基底或SOI片与已完成多步扩散工艺的n-衬底的阴极面进行连接，减薄后获得第二P+区域；

步骤S24：利用选择性离子注入或选择性沉积方式在第二P+区域形成n型掺杂区，并通过热扩散进行推进，形成n+发射极；

步骤S25：利用离子注入后扩散或沉积扩散于n+缓冲层上形成p+发射极；

步骤S26：形成两侧金属电极接触与图形化，其中阴极表面的金属电极高于门极表面的金属电极。

本发明还提供一种GCT芯片结构的制备方法，其中，包括：

步骤S31：利用离子注入后扩散或沉积扩散于n-基底的阴极面同时形成第二P+区域、第一P+区域及p基区；

步骤S32：利用离子注入后扩散或沉积扩散于n-基底的阳极面形成n+缓冲层；

步骤S33：利用选择性离子注入或选择性沉积方式在第二P+区域形成n型掺杂区，并通过热扩散进行推进，形成n+发射极；

步骤S34：利用离子注入后扩散或沉积扩散于n+缓冲层上形成p+发射极；

步骤S35：形成两侧金属电极接触与图形化，其中阴极表面的金属电极高于门极表面的金属电极。

本发明针对于现有技术其功效在于：

1、相比于现有GCT芯片结构具备类似的门阴极击穿电压。

2、相比于现有GCT芯片结构通过设计了阴极与门极的高度差增大了横向尺寸的设计空间。

3、相比于现有GCT芯片结构，在同等工艺均匀性条件下具备更强的电流关断能力。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有GCT芯片结构的示意图；

图2为为本发明GCT芯片结构及其掺杂结构的示意图；

图3为本发明GCT芯片结构第二实施例的示意图；

图4为现有GCT芯片结构的工艺路径图；

图5为本发明制备方法第一实施例的流程图；

图6为图5的工艺路径图；

图7为本发明制备方法第二实施例的流程图；

图8为图7的工艺路径图；

图8a为采用SOI片的工艺路径图；

图9为本发明制备方法第三实施例的流程图；

图10为图9的工艺路径图。

其中，附图标记为：

高度差：d

横向尺寸：h

第一P+区：P1

第二P+区域：P2

波浪形状：W

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

关于本文中所使用的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本创作。

关于本文中所使用的“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。

本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。另外，在附图及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。

请参照图2，图2为本发明GCT芯片结构及其掺杂结构的示意图。如图2所示，本发明的GCT芯片结构包括：引出阳极(Anode)的P+发射极、与P+发射极贴合的n+缓冲层、与n+缓冲层相贴合的n漂移区，与n漂移区相贴合的第一P+区域P1、与第一P+区P1域相贴合的第二P+区域P2及与第二P+区域P2连接的n+发射极，其中n+发射极引出阴极(Cathode)，第二P+区域P2引出门极(Gate)，所述阴极与所述门极具有高度差d，高度差d的范围为0-10μm。

值得注意的是，在本实施例中，优选的阴极与门极位于同一平面，使得高度差d为0，即n+发射极引出阴极(Cathode)的一侧与第二P+区域P2引出门极(Gate)的一侧位同一平面。

需要说明的是，在本实施例中，详见图2中的右半部分，右半部分显示各个结构的掺杂浓度，图中横坐标表示掺杂浓度，由图2的右半部分中可以看出本发明的第二P+区域P2具备近似均匀的掺杂浓度，从而使得J3结的击穿电压提高，区别于由单杂质热扩散产生的高斯分布或余误差分布等，同时可以通过硅外延、硅硅键合、多次离子注入形成第二P+区域P2。

进一步地，GCT芯片结构还包括p基区，p基区与n漂移区相贴合且位于第一P+区域P1及n漂移区之间，第一P+区域P1与p基区相贴合。

值得注意的是，在本实施例中GCT芯片结构包括p基区，但本发明并不以此为限，在其他实施例中，为避免工艺污染情况的发生，GCT芯片结构也可不设置p基区结构，依靠第一P+区P1实现器件耐压。

GCT芯片内部为典型的非对称结构，GCT芯片内部设置PN结，PN结是采用不同的掺杂工艺，通过扩散作用，将P型半导体与N型半导体制作在同一块半导体基片上，在P型半导体与N型半导体的交界面就形成空间电荷区称为PN结。为了区分各个PN结，将n+发射极与第二P+区域P2的连接处形成的PN结设置为J3结，n漂移区与第一P+区域P1的连接处形成的PN结设置为J2结，P+发射极与n+缓冲层的连接处形成的PN结设置为J1结，在本实施例中J1结与J2结可以平行设置，但本发明并不以此为限。

在本发明的另一实施例中，当n+发射极深度如果与第二P+区域P2的厚度完全相等时，则n+发射极与第二P+区域P2和第一P+区域P1均会形成PN结。

再进一步地，第二P+区域P2的厚度与n+发射极的厚度相同；具体地说，第二P+区域P2的厚度为1～30μm，其中优选值为15μm，但本发明并不对具体数值进行限制。

请参照图3，图3为本发明GCT芯片结构第二实施例的示意图。图3所示的GCT芯片结构与图2所示出的GCT芯片结构大致相同，因此相同部分在此就不再赘述了，现将不同部分说明如下。在本实施例中，第一P+区域P1的边缘具有波浪形状W以提升最大可关断电流能力，该波浪形状W可通过掩蔽式注入实现，但本发明并不以此为限。

具体地说，n漂移区与第一P+区域P1交界处的中部设置有波浪形结构，波浪形结构两侧的交界处为平面交界处，该波浪形结构的中轴线与n+发射极的位置相对应，该波浪形结构的两侧为以中间平面的端线为起始点向外侧延伸的平滑曲面。两侧的平滑曲面关于中间平面的中心线对称设置，波浪形结构中的中间平面向第一P+区域P1凸起，凸起的高度为小于40μm，其中优选范围为25μm-30μm，两侧的平滑曲面向n漂移区凹陷，通过波浪结构的平面和两个曲面设置，使得n漂移区第一P+区域P1交界处为波浪形，以提升GCT芯片结构的最大可关断电流能力，同时，设置有波浪形结构的GCT芯片相较于没有设置波浪形结构的GCT芯片的损坏率大大降低，波浪形结构还可在使用过程中能够提高IGCT器件动态雪崩抗性，有效降低了IGCT器件的损坏率。

请参照图4，图4为现有GCT芯片结构的工艺路径图。如图4所示，对对现有GCT芯片结构的制备方法进行说明，以与之后本发明的制备方法进行区别。现有GCT芯片结构的制备方法包括：a.选取具备特定电阻率与厚度的n-基底；b.利用离子注入后扩散或沉积扩散形成阴极面p+基区与p基区；c.利用离子注入后扩散或沉积扩散形成阳极面n+缓冲层；d.利用离子注入或沉积方式在阴极面形成薄层高浓度n型掺杂区；e.阴极面利用干法或湿法形成槽形；f.阴极面通过热扩散进行推进，形成n+发射极；g.利用离子注入后扩散或沉积扩散形成阳极面p+发射极；h.形成两侧金属电极接触与图形化；i.局部钝化处理。

请参照图5-图6，图5为本发明制备方法第一实施例的流程图；图6为图5的工艺路径图。如图5-图6所示，本发明制备方法包括：

步骤S11：利用离子注入后扩散或沉积扩散于n-基底的阴极面形成第一P+区域与p基区，其中，步骤S11包括，选取具备特定电阻率与厚度的n-基底的步骤，但本发明并不以此为限；

步骤S12：利用离子注入后扩散或沉积扩散于n-基底的阳极面形成n+缓冲层；

步骤S13：利用硅外延方法在第一P+区域生长出第二P+区域；

步骤S14：利用选择性离子注入或选择性沉积方式在第二P+区域形成n型掺杂区，并通过热扩散进行推进，形成n+发射极；

步骤S15：利用离子注入后扩散或沉积扩散于n+缓冲层上形成p+发射极；

步骤S16：形成两侧金属电极接触与图形化，其中阴极表面的金属电极高于门极表面的金属电极。

其中，在本实施例中，还可包括通过掩蔽式注入于第一P+区域的边缘处形成波浪形状W的步骤。

在本发明的另一实例中，当GCT芯片结构也可不设置p基区时，步骤S11，还可包括利用选择性离子注入或选择性沉积方式在基底的阴极面形成p型掺杂区，并通过热扩散进行推进，形成可具有波浪形结构的第一P+区域。

其中，在本实施例中，于步骤S16之后还可包括局部钝化处理的步骤。

请参照图7-图8，图7为本发明制备方法第二实施例的流程图；图8为图7的工艺路径图。如图7-图8所示，本发明制备方法包括：

步骤S21：利用离子注入后扩散或沉积扩散于n-基底的阴极面形成第一P+区域与p基区，其中，步骤S21包括，选取具备特定电阻率与厚度的n-基底的步骤，但本发明并不以此为限；

步骤S22：利用离子注入后扩散或沉积扩散于n-基底的阳极面形成n+缓冲层；

步骤S23：采用P-基底或SOI片，通过硅硅键合将P-基底或SOI片与已完成多步扩散工艺的n-衬底的阴极面进行连接，处理后获得第二P+区域，具体地说，当采用P-基底时，通过硅硅键合将P-基底与已完成多步扩散工艺的n-衬底的阴极面进行连接，进行减薄处理获得第二P+区域(参考图8)；当采用SOI片时，通过硅硅键合将SOI片与已完成多步扩散工艺的n-衬底的阴极面进行连接，采用腐蚀处理去除SiO₂后获得第二P+区域，请参照图8a，图8a为采用SOI片的工艺路径图。

其中，SOI(Silicon on Insulator)片是基于绝缘体的硅晶片，因为基底是玻璃之类的绝缘体(传统晶片是硅晶体)，可以减低电子泄漏，有效提升晶片的电流效率，降低功耗并提升可靠性。

步骤S24：利用选择性离子注入或选择性沉积方式在第二P+区域形成n型掺杂区，并通过热扩散进行推进，形成n+发射极；

步骤S25：利用离子注入后扩散或沉积扩散于n+缓冲层上形成p+发射极；

步骤S26：形成两侧金属电极接触与图形化，其中阴极表面的金属电极高于门极表面的金属电极。

其中，在本实施例中，还可包括通过掩蔽式注入于第一P+区域的边缘处形成波浪形状W的步骤。

其中，在本实施例中，于步骤S26之后还可包括局部钝化处理的步骤。

请参照图9-图10，图9为本发明制备方法第三实施例的流程图；图10为图9的工艺路径图。如图9-图10所示，本发明制备方法包括：

步骤S31：利用离子注入后扩散或沉积扩散于n-基底的阴极面同时形成第二P+区域、第一P+区域及p基区，其中，步骤S31包括，选取具备特定电阻率与厚度的n-基底的步骤，但本发明并不以此为限；

步骤S32：利用离子注入后扩散或沉积扩散于n-基底的阳极面形成n+缓冲层；

步骤S33：利用选择性离子注入或选择性沉积方式在第二P+区域形成n型掺杂区，并通过热扩散进行推进，形成n+发射极；

步骤S34：利用离子注入后扩散或沉积扩散于n+缓冲层上形成p+发射极；

步骤S35：形成两侧金属电极接触与图形化，其中阴极表面的金属电极高于门极表面的金属电极。

其中，在本实施例中，还可包括通过掩蔽式注入于第一P+区域的边缘处形成波浪形状W的步骤。

其中，在本实施例中，于步骤S35之后还可包括局部钝化处理的步骤。

综上所述，本发明的GTC芯片结构及其制备方法适用性强，不仅能够达到现有GCT芯片结构具备的门阴极击穿电压，增大了横向尺寸的设计空间，在同等工艺均匀性条件下具备更强的电流关断能力，同时通过本发明的制备方法还能够进一步简化GTC芯片的制造工艺。

尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。