阅读说明：本技术 铺块的横向晶闸管 (Tiled lateral thyristor ) 是由 V.库什纳 N.贝凯 于 2019-05-30 设计创作，主要内容包括：一种晶闸管块包括第一PNP块和第二PNP块以及第一NPN块和第二NPN块。每个PNP块与两个NPN块相邻；并且每个NPN块与两个PNP块相邻。一种晶闸管包括多个PNP块和多个NPN块。所述PNP块和所述NPN块以行和列的交替配置来布置。所述PNP块垂直于所述NPN块定向。互连层具有使得能够将信号均匀分布到所述PNP块和所述NPN块的几何形状。(A thyristor block includes first and second PNP blocks and first and second NPN blocks. Each PNP block is adjacent to two NPN blocks; and each NPN block is adjacent to two PNP blocks. A thyristor includes a plurality of PNP blocks and a plurality of NPN blocks. The PNP blocks and the NPN blocks are arranged in an alternating configuration of rows and columns. The PNP block is oriented perpendicular to the NPN block. The interconnect layer has a geometry that enables uniform distribution of signals to the PNP and NPN blocks.)

铺块的横向晶闸管

技术领域

本公开涉及半导体技术领域。

背景技术

具有用于诸如晶闸管或可控硅整流器(SCR)的电子部件的一般设计是有利的，其允许相同的一般设计适用于各种各样的设计应用。例如，整个集成电路布局内的空间约束可严重限制晶闸管器件的布置和布局的设计选择，从而潜在地不利地影响其期望的性能特性。

另外，通常很难在绝缘体上半导体(SOI)衬底或平台上制造晶闸管或SCR。然而，考虑到SOI技术的普及，能够在SOI晶片或衬底上形成晶闸管器件将是有利的。

发明内容

根据一些实施方案，一种晶闸管块(tile)包括第一PNP块和第二PNP块以及第一NPN块和第二NPN块。每个PNP块与两个NPN块相邻；并且每个NPN块与两个PNP块相邻。

在一些实施方案中，所述第一PNP块和所述第二PNP块具有第一取向；并且所述第一NPN块和所述第二NPN块具有垂直于所述第一取向的第二取向。

在一些实施方案中，所述第一PNP块和所述第二PNP块中的每一个具有在所述第一取向上对齐的N型基极区和P型发射极区；所述第一NPN块和所述第二NPN块中的每一个具有在所述第二取向上对齐的P型基极区和N型发射极区。

在一些实施方案中，每个N型基极区在所述第一取向上与所述第一NPN块和所述第二NPN块之一的所述N型发射极区对齐，并且是所述NPN块的N型集电极区；并且每个P型基极区在所述第二取向上与所述第一PNP块和所述第二PNP块之一的所述P型发射极区对齐，并且是所述PNP块的P型集电极区。

在一些实施方案中，所述第一PNP块和所述第二PNP块各自具有在所述第一取向上与所述第一N型基极区和所述P型发射极区对齐的第二N型基极区；并且所述第一NPN块和所述第二NPN块各自具有在所述第二取向上与所述第一P型基极区和所述N型发射极区对齐的第二P型基极区。

在一些实施方案中，所述晶闸管块还包括：第一互连层，所述第一互连层电连接所述第一PNP块和所述第二PNP块的所述N型基极区；第二互连层，所述第二互连层电连接所述第一NPN块和所述第二NPN块的所述P型基极区；第三互连层，所述第三互连层电连接所述第一NPN块和所述第二NPN块的所述N型发射极区；以及第四互连层，所述第四互连层电连接所述第一PNP块和所述第二PNP块的所述P型发射极区。

在一些实施方案中，所述晶闸管块形成有水平纵向尺寸和水平横向尺寸；所述第一互连层包括：1)第一岛迹线，其电连接到所述P型发射极区，2)第二岛迹线，其电连接到所述N型发射极区，3)第三岛迹线，其电连接到所述P型基极区，以及4)第一横向、纵向和对角迹线，其电连接到所述N型基极区并且围绕所述第一岛迹线、所述第二岛迹线和所述第三岛迹线；所述第二互连层包括：1)第四岛迹线，其电连接到所述P型发射极区，2)第五岛迹线，其电连接到所述N型发射极区，以及3)第二横向、纵向和对角迹线，其电连接到所述P型基极区并且围绕所述第四岛迹线和所述第五岛迹线；并且所述第三互连层包括：1)第六岛迹线，其电连接到所述第P型发射极区，以及2)第一组对角迹线和第二组对角迹线，其电连接到沿着所述相同对角线对齐的所述N型发射极区并且围绕所述第六岛迹线。

在一些实施方案中，所述第一横向、纵向和对角迹线形成围绕所述第一岛迹线的第一矩形结构，并且形成围绕所述第二岛迹线和所述第三岛迹线的第一八边形结构；所述第二横向、纵向和对角迹线形成围绕所述第五岛迹线的第二矩形结构，并且形成围绕所述第四岛迹线的第二八边形结构；并且所述第一组对角迹线和所述第二组对角迹线形成围绕所述第六岛迹线的菱形结构。

在一些实施方案中，每个NPN块在P阱基极内形成；每个PNP块在N阱基极内形成；并且除了在所有四个N阱和P阱之间的拐角处，所述P阱基极与所述N阱基极相邻。

在一些实施方案中，所述第一PNP块位于所述晶闸管块的第一象限中；所述第一NPN块位于所述晶闸管块的第二象限中，所述第二象限邻近所述第一象限定位；所述第二PNP块位于所述晶闸管块的第三象限中，所述第三象限邻近所述第二象限定位，并且所述第三象限与所述第一象限被对角地定位；并且所述第二NPN块位于所述晶闸管块的第四象限中，所述第四象限邻近所述第一象限和所述第三象限定位，并且所述第四象限与所述第二象限被对角地定位。

在一些实施方案中，一种改进的晶闸管包括根据权利要求10所述的多个晶闸管块。所述多个晶闸管块中的第一晶闸管块的第二象限中的第一NPN块邻近所述多个晶闸管块中的第二晶闸管块的第一象限中的第一PNP块定位。所述多个晶闸管块中的第二晶闸管块的第一象限中的第一PNP块的第一N型基极区是所述多个晶闸管块中的所述第一晶闸管块的第二象限中的第一NPN块的第一N型集电极区。在一些实施方案中，所述多个晶闸管块中的所述第一晶闸管块的第二象限中的所述第一NPN块邻近所述多个晶闸管块中的第三晶闸管块的第三象限中的所述第二PNP块定位；并且所述多个晶闸管块中的所述第一晶闸管块的第二象限中的所述第一NPN块的第一P型基极区是所述多个晶闸管块中的所述第三晶闸管块的第三象限中的所述第二PNP块的第一P型集电极区。

根据一些实施方案，一种改进的晶闸管包括多个PNP块和多个NPN块。所述PNP块和所述NPN块以行和列的交替配置来布置。

在一些实施方案中，每个PNP块与所述NPN块中的至少两个相邻；并且每个NPN块与所述PNP块中的至少两个相邻。

在一些实施方案中，每个PNP块具有至少一个基极区，所述至少一个基极区也是相邻NPN块的集电极区；并且每个NPN块具有至少一个基极区，所述至少一个基极区也是相邻PNP块的集电极区。

在一些实施方案中，所述PNP块具有第一取向；并且所述NPN块具有垂直于所述第一取向的第二取向。

在一些实施方案中，每个PNP块具有第一N型基极区和第二N型基极区以及P型发射极区，所述P型发射极区位于所述第一N型基极区与所述第二N型基极区之间，并且所述第一N型基极区和所述第二N型基极区以及所述P型发射极区在所述第一取向上对齐；并且每个NPN块具有第一P型基极区和第二P型基极区以及N型发射极区，所述N型发射极区位于所述第一P型基极区与所述第二P型基极区之间，并且所述第一P型基极区和所述第二P型基极区以及所述N型发射极区在所述第二取向上对齐。

在一些实施方案中，每个PNP块的所述第一N型基极区和所述第二N型基极区中的至少一个在所述第一取向上与所述NPN块中的相邻一个的所述N型发射极区对齐；每个PNP块的所述第一N型基极区和所述第二N型基极区中的所述至少一个也是所述NPN块中的所述相邻一个的N型集电极区；每个NPN块的所述第一P型基极区和所述第二P型基极区中的至少一个在所述第二取向上与所述PNP块中的相邻一个的所述P型发射极区对齐；并且每个NPN块的所述第一P型基极区和所述第二P型基极区中的所述至少一个也是所述PNP块中的所述相邻一个的P型集电极区。

在一些实施方案中，所述晶闸管还包括：第一互连层，所述第一互连层电连接所述PNP块的所述N型基极区和所述NPN块的所述N型集电极区，所述第一互连层包括第一迹线，所述第一迹线在从其垂直偏移的第一平面中围绕所述P型发射极区、所述N型发射极区以及所述P型基极区；第二互连层，所述第二互连层电连接所述NPN块的所述P型基极区以及所述PNP块的所述P型集电极区，所述第二互连层包括第二迹线，所述第二迹线在从其垂直偏移的第二平面中围绕所述P型发射极区和所述N型发射极区；第三互连层，所述第三互连层电连接所述NPN块的所述N型发射极区，所述第三互连层包括第三迹线，所述第三迹线在从其垂直偏移的第三平面中围绕所述P型发射极区；以及第四互连层，所述第四互连层电连接所述PNP块的所述P型发射极区。

在一些实施方案中，所述第一迹线形成围绕所述P型发射极区的第一矩形结构，并且形成围绕所述N型发射极区和所述P型基极区的第一八边形结构；所述第二迹线形成围绕所述N型发射极区的第二矩形结构，并且形成围绕所述P型发射极区的第二八边形结构；并且所述第三迹线包括形成围绕所述P型发射极区的菱形结构的对角迹线。

在一些实施方案中，所述第一互连层、所述第二互连层、所述第三互连层和所述第四互连层被配置来在沿着其任何***侧的任何点处接收与其的电连接，以与所述晶闸管作为其一部分的整个电子电路的其他电子部件电互连。

在一些实施方案中，所述PNP块和所述NPN块在CMOS工艺流程内与所述晶闸管作为其一部分的整个电子电路的MOSFET器件的部分同时形成。

附图说明

图1是晶闸管或半导体可控整流器(SCR)的简化示意图。

图2是根据一些实施方案的示例性水平或横向晶闸管块的简化顶视图布局。

图3和图4是根据一些实施方案的图2所示的水平或横向晶闸管块的简化横截面图。

图5至图7是根据一些实施方案的示例性水平或横向晶闸管器件的简化图，所述示例性水平或横向晶闸管器件形成有多个图2至图4所示的水平或横向晶闸管块。

图8至图11是根据一些实施方案的用于电连接示例性水平或横向晶闸管器件的部件的示例性互连层和通路的简化图，所述示例性水平或横向晶闸管器件形成有多个图2至图4所示的水平或横向晶闸管块。

图12至图15是示出了根据一些实施方案的示例性水平或横向晶闸管器件的性能的简化的电流-电压曲线图，所述示例性水平或横向晶闸管器件形成有多个图2至图4所示的水平或横向晶闸管块。

图16至图18是示出了根据一些实施方案的例如水平或横向晶闸管器件的传输线脉冲(TLP)测试的结果的简化的电流-电压曲线图，所述水平或横向晶闸管器件形成有多个图2至图4所示的水平或横向晶闸管块。

图19是具有可选触发器的晶闸管的简化示意图。

图20至图26是示出了根据一些实施方案的示例性水平或横向晶闸管器件的性能的简化的电流-电压曲线图，所述示例性水平或横向晶闸管器件形成有多个图2至图4所示的水平或横向晶闸管块。

图27是制造图1至图4所示的晶闸管块的示例性方法的简化流程图。

具体实施方式

晶闸管100的简化示意图如图1所示；并且图2示出了根据一些实施方案的示例性水平或横向晶闸管块200的简化顶视图布局。如下所述，本文公开了晶闸管100的改进的设计、几何形状、结构、布置或布局，其包括由单独的PNP块(或“PNP BJT子块”)和NPN块(或“NPN BJT子块”)形成的水平或横向晶闸管块200的多个实例。晶闸管块200的设计允许在对所得到的水平或横向晶闸管100的器件布置和布局、结构特征几何形状以及操作参数的设计阶段控制中的高度灵活性，所述水平或横向晶闸管可容易地并入整体集成电路布局的空间限制内而对可用电路面积具有很小或没有不利影响，包括有利地形成在绝缘体上半导体(SOI)晶片上的实施方案。另外，即在整个互补金属氧化物半导体(CMOS)工艺流程过程中，晶闸管100的至少一些部分可与结合到晶闸管100作为其一部分的集成电路内的整个电子电路的金属氧化物半导体场效应晶体管(MOSFET)的一些区域同时形成，从而增强了晶闸管100结合到整个电子电路中的容易度，特别是对于在SOI晶片中和SOI晶片上形成的集成电路。此外，晶闸管100的电互连(或金属)层允许在其任何或所有侧处与晶闸管的电连接；从而进一步增强了晶闸管100可结合到整个电子电路中的容易度。此外，晶闸管100(包括晶闸管块200和电互连层)的设计或配置允许其灵活触发。另外的优点或改进将在以下描述或者从以下描述中将显而易见。

如图1所示，晶闸管100通常包括PNP BJT(双极结型晶体管)器件101和NPN BJT器件102。PNP BJT器件101包括PNP P型发射极103，并且NPN BJT器件101包括NPN N型发射极104。另外，PNP BJT器件101包括PNP N型基极105，并且NPN BJT器件102包括NPN N型集电极106，它们形成或连接在一起作为N型基极/集电极(或者PNP基极/NPN集电极)105/106。另外，NPN BJT器件102包括NPN P型基极107，并且PNP BJT器件101包括PNP P型集电极108，它们形成或连接在一起作为P型基极/集电极(或者NPN基极/PNP集电极)107/108。

如图2所示，晶闸管块200通常包括第一PNP块201和第二PNP块202以及第一NPN块203和第二NPN块204，它们未必按比例绘制。每个PNP块201和202与NPN块203和204两者相邻，并且每个NPN块203和204与PNP块201和202两者相邻。然而，PNP块201和202彼此不相邻，并且NPN块203和204彼此不相邻。相反，PNP块201和202彼此对角地(例如，从左上方到右下方)偏移，并且NPN块203和204彼此对角地(例如，从右上方到左下方)偏移。然而，应当理解，仅出于说明和解释的目的而提供了用于块201-204的特定顶部/底部和左/右位置，因为PNP块201和202的相对位置可与NPN块203和204的相对位置切换。

另外，如以下参考图5至图7所述，晶闸管块200可为整个水平或横向晶闸管器件的一部分，所述晶闸管器件还包括多个晶闸管块(未示出，但是各自类似于200)，使得PNP块(每个类似于201或202)和NPN块(每个类似于203或204)以行和列的交替配置来布置。因此，每个PNP或NPN类型的块与至少两个相反类型的块(例如，行/列角处的两个块、行或列边缘处的三个块、或者行和列的内部中的四个块)相邻。

每个PNP块201和202通常包括P型发射极区201a和202a、第一N型基极区201b和202b、第二N型基极区201c和202c、N阱基极区201d和202d、发射极触点201e和202e，第一基极触点201f和202f、以及第二基极触点201g和202g。类似地，每个NPN块203和204通常包括N型发射极区203a和204a、第一P型基极区203b和204b、第二P型基极区203c和204c、P阱基极区203d和204d、发射极触点203e和204e、第一基极触点203f和204f、以及第二基极触点203g和204g。发射极区201a、202a、203a和204a分别是在N阱基极区201d、202d和P阱基极区203d、204d的中心的方形结构。基极区201b/c、202b/c、203b/c和204b/c是分别与N阱基极区201d、202d和P阱基极区203d、204d的纵向或横向边缘相邻的矩形。发射极区和基极区因此相对于块201-204的中心对称。所得到的结构因此几乎相同，但是旋转90度或彼此垂直定向。为简单起见，可能未示出附加元素或细节；而可能示出其他元素，但是未标记以防止附图过度拥挤。

对于每个PNP或NPN块201-204，对应的集电极区由相邻的PNP或NPN块201-204的相邻的P型或N型基极区提供。例如，每个PNP块201和202的第一N型基极区201b和202b也分别是相邻NPN块203和204的N型集电极区。类似地，每个NPN块203和204的第一P型基极区203b和204b也分别是相邻PNP块202和201的P型集电极区。另外，由于晶闸管块200可为还包括多个晶闸管块(未示出，但是各自类似于200)的整个水平或横向晶闸管器件的一部分，除非PNP块201或202在整个晶闸管器件的边缘或拐角处，否则每个PNP块201和202的第二N型基极区201c和202c也可为用于另一个相邻NPN块(类似于203和204)的N型集电极区，使得不存在与第二N型基极区201c或202c相邻的另外的NPN块。类似地，除非NPN块203或204在整个晶闸管器件的边缘或拐角处，否则每个NPN块203和204的第二P型基极区203c和204c也可为用于另一个相邻PNP块(类似于201和202)的P型集电极区，使得不存在与第二P型基极区203c或204c相邻的另外的PNP块。因此，基极区201b/c、202b/c、203b/c和204b/c在本文中也可称为集电极区201b/c、202b/c、203b/c和204b/c或基极区/集电极区201b/c、202b/c、203b/c和204b/c(用于也作为集电极区的每个基极区201b/c，202b/c，203b/c或204b/c)。类似地，基极触点201f/g、202f/g、203f/g和204f/g(分别对应于基极区201b/c、202b/c、203b/c和204b/c)在本文也可称为集电极触点201f/g、202f/g、203f/g和204f/g或者基极触点/集电极触点201f/g、202f/g、203f/g和204f/g(用于也作为集电极区的每个对应的基极区)。另外，虽然块201-204被描述为PNP和NPN BJT块，但是应当理解，用于每种类型的BJT块的集电极区位于相反类型的相邻BJT块中的BJT块的外部。

发射极区201a、202a、203a和204a以及基极区/集电极区201b/c、202b/c、203b/c和204b/c通常在对应的N阱基极区201d、202d和P阱基极区203d、204d中形成为结构岛。如由覆盖块201-204的PNP和NPN BJT示意图201h、202h、203h和204h所示，N阱基极区201d、202d和P阱基极区203d、204d因此分别用作由每个发射极区201a、202a、203a和204a以及对应的集电极区204b、203b、201b和202b形成的BJT的基极。另外，除了在整个晶闸管器件的边缘或拐角处的块201-204之外，由于晶闸管块200可为还包括多个晶闸管块(未示出，但各自类似于200)的整个晶闸管器件的一部分，N阱基极区201d、202d和P阱基极区203d、204d还可用作由每个发射极区201a、202a、203a和204a以及另一个相邻的NPN或PNP块的另一个对应的集电极区(类似于201-204)形成的BJT的基极。因此，与晶闸管100(图1)的示意图相比，P型发射极区201a和202a通常对应于PNP P型发射极103，N型基极区/集电极区201b/c和202b/c通常对应于N型基极/集电极105/106，P型基极区/集电极区203b/c和204b/c通常对应于P型基极/集电极107/108，并且N型发射极区203a和204a通常对应于NPN N型发射极104。

在所有四个块201-204的拐角处示出了可选的开口或孔205，其中所有四个块201-204将以其他方式在共用的拐角点处聚集在一起，使得每个块201-204(或者N阱基极区201d、202d和P阱基极区203d、204d)具有大致八边形形状。孔205可填充有本征硅、N型低掺杂硅或绝缘材料。孔205因此防止PNP块201和202彼此接触，并且防止NPN块203和204彼此接触，使得这些部件不会短路，而是彼此电隔离。另外，由于晶闸管块200可为还包括多个晶闸管块(未示出，但各自类似于200)的整个水平或横向晶闸管器件的一部分，除了在整个晶闸管器件的边缘或拐角处的块201-204之外，在每组可能的四个块201-204的共用的拐角点处存在类似的孔，使得不存在与其相邻的另外的NPN或PNP块。

在一些实施方案中，晶闸管块200的特征在于具有四个象限，左上方是第一象限(具有第一PNP块201)，右上方是第二象限(具有第一NPN块203，并且与第一象限相邻)，右下方是第三象限(具有第二PNP块202并与第二象限相邻并且与第一象限被对角地定位)，并且左下方是第四象限(具有第二NPN块204并与第一象限和第三象限相邻并且与第二象限被对角地定位)。因此，由于晶闸管块200可为还包括多个晶闸管块(未示出，但各自类似于200)的整个水平或横向晶闸管器件的一部分，除非第一PNP块201在整个晶闸管器件的边缘或拐角处，否则晶闸管块200的第一象限中的第一PNP块201与另一晶闸管块的第二象限中的第一NPN块横向相邻(或者与第四象限中的第二NPN块纵向相邻)定位。另外，除非第一NPN块203在整个晶闸管器件的边缘或拐角处，否则晶闸管块200的第二象限中的第一NPN块203与另一晶闸管块的第一象限中的第一PNP块横向相邻(或者与第三象限中的第二PNP块纵向相邻)定位。另外，除非第二PNP块202在整个晶闸管器件的边缘或拐角处，否则晶闸管块200的第三象限中的第二PNP块202与另一晶闸管块的第四象限中的第二NPN块横向相邻(或者与第二象限中的第一NPN块纵向相邻)定位。另外，除非第二NPN块204在整个晶闸管器件的边缘或拐角处，否则晶闸管块200的第四象限中的第二NPN块204与另一晶闸管块的第三象限中的第二PNP块横向相邻(或者与第一象限中的第一PNP块纵向相邻)定位。然而，应当理解，象限的特定顶部/底部和左/右位置和/或象限之间的特定关系仅出于说明和解释目的而提供，因为PNP块201和202的相对位置可与NPN块203和204的相对位置切换，并且象限可向左或向右旋转和/或纵向或横向翻转。

如上所述，示例性水平或横向晶闸管块200可为整个水平或横向晶闸管器件的一部分。在这个意义上，术语“水平”和“横向”是指图2所示的晶闸管块200的平面。因此，在一些实施方案中，晶闸管块200的特征通常在于在水平平面中在水平或横向长度或纵向尺寸内(在方向Y上)以及在水平或横向宽度或横向尺寸内(在方向X上)形成。另外，第一PNP块201的发射极区201a和基极区201b/c的特征通常在于具有第一取向(或在第一取向上对齐)(例如，在横向尺寸、方向X上)；并且第二PNP块202的发射极区202a和基极区202b/c的特征通常也在于具有第一取向(或在第一取向上对齐)。类似地，第一NPN块203的发射极区203a和基极区203b/c的特征通常在于具有与第一取向垂直的第二取向(或在第二取向上对齐)(例如，在纵向尺寸、方向Y上)；并且第二NPN块204的发射极区204a和基极区204b/c的特征通常也在于具有第二取向(或在第二取向上对齐)。此外，PNP块201或202的每个N型基极区201b或202b第一取向上分别在与相邻的NPN块203或204的N型发射极区203a或204a对齐，对于所述相邻的NPN块，N型基极区201b或202b也为N型集电极区；并且除非PNP块201或202在整个晶闸管器件的边缘或拐角处，否则PNP块201或202的每个N型基极区201c或202c在第一取向上与相邻的NPN块(类似于203或204)的N型发射极区(类似于203a或204a)对齐，对于所述相邻的NPN块，N型基极区201c或202c也为N型集电极区。类似地，NPN块203或204的每个P型基极区203b或204b在第二取向上分别与相邻的PNP块202或201的P型发射极区202a或201a对齐，对于所述相邻的PNP块，P型基极区203b或204b也为P型集电极区；并且除非NPN块203或204在整个晶闸管器件的边缘或拐角处，否则NPN块203或204的每个P型基极区203c或204c在第二取向上与相邻的PNP块(类似于202或201)的P型发射极区(类似于202a或201a)对齐，对于所述相邻的PNP块，P型基极区203c或204c也为P型集电极区。

如果PNP或NPN块(例如，201-204)在整个晶闸管器件的行/列拐角处，则所述块具有仅一个集电极区并且其基极区中的仅一个被用作另一个块的集电极区。如果PNP或NPN块(例如，201-204)在整个晶闸管器件的行或列边缘处，并且如果PNP或NPN块的发射极区和基极区的对齐与边缘平行定向或对齐，则所述块具有仅一个集电极区，但是其两个基极区都被用作另一个块的集电极区。如果PNP或NPN块(例如，201-204)在整个晶闸管器件的行或列边缘处，并且如果PNP或NPN块的发射极区和基极区的对齐与边缘垂直定向或对齐，则所述块具有两个集电极区，但是其基极区中的仅一个被用作另一个块的集电极区。

图3和图4示出了根据一些实施方案的分别沿着剖面线或切线206和207截取的晶闸管块200的简化示例性横截面。图3和图4进一步展示了晶闸管块200的布局和结构特征几何形状的实例，并且未必按比例绘制。图3和图4展示了晶闸管块200通常在垂直厚度内(在方向Z上)，以及在水平平面中在上述水平或横向长度或纵向尺寸内(在方向Y上)和水平或横向宽度或横向尺寸内(在方向X上)形成。

图3(通过切线206的横截面)示出了示例性横截面，其中第二PNP块202在右侧并且第二NPN块204在左侧。(类似的横截面(未示出)，将以类似的方式使用针对块201和203的具有适当标号的附图标记来展示第一PNP块201和第一NPN块203。)图3示出了有源区，所述有源区包含：第二PNP块202的P型发射极区202a、第一和第二N型基极区/集电极区202b/c、N阱基极区202d、发射极触点202e和第一和第二基极触点/集电极触点202f/g；以及第二NPN块204的N型发射极区204a、P阱基极区204d和发射极触点204e。所述有源区还包含第二PNP块202的P+发射极接头区202i和N+基极/集电极(或“基极”或“集电极”)接头区202j/k、以及第二NPN块204的N+发射极接头区204i。另外，示出了用于在SOI晶片中和SOI晶片上形成的实施方案的隐埋氧化物(BOX)层301和下伏衬底302。BOX层301是可选的，因为其他实施方案可形成在块状半导体晶片之中和之上，即没有隐埋氧化物。此外，示出了覆盖有源区的场氧化物层303。如覆盖横截面的NPN BJT示意图304所示，第一N型基极区/集电极区202b、P阱基极区204d和N型发射极区204a分别形成NPN BJT器件的集电极、基极和发射极，但是其中基极接头位于此横截面的平面之外。

图4(通过切线207的横截面)示出了示例性横截面，其中第一PNP块201在右侧并且第二NPN块204在左侧。(类似的横截面(未示出)，将以类似的方式使用针对块202和203的具有适当标号的附图标记来展示第二PNP块202和第一NPN块203。)图4示出了有源区，所述有源区包含：第一PNP块201的P型发射极区201a、N阱基极区201d和发射极触点201e；以及第二NPN块204的N型发射极区204a、第一和第二P型基极区/集电极区204b/c、P阱基极区204d、发射极触点204e、第一和第二基极触点/集电极触点204f/g、以及N+发射极接头区204i。有源区还包含第一PNP块201的P+发射极接头区201i，以及第二NPN块204的P+基极/集电极(或“基极”或“集电极”)接头区204j/k。另外，示出了用于在SOI晶片中和SOI晶片上形成的实施方案的隐埋氧化物(BOX)层301和下伏衬底302。此外，示出了覆盖有源区的场氧化物层303。如覆盖横截面的PNP BJT示意图401所示，第一P型基极区/集电极区204b、N阱基极区201d和P型发射极区201a分别形成PNP BJT器件的集电极、基极和发射极，但是其中基极接头位于所述横截面的平面之外。

为了形成图3和图4所示的结构，N阱基极区201d和202d以及P阱基极区204d外延生长在隐埋氧化物层301上或者(例如，分别用适当的N或P型掺杂物)注入到覆盖在隐埋氧化物层301上的适当半导体层(例如，本征硅层、N-负层或P-负层)中。分别将第一和第二N型基极区/集电极区202b/c和N型发射极区204a(例如，用适当的N型掺杂物)注入到N阱基极区202d和P阱基极区204d中。第一和第二N型基极区/集电极区202b/c和N型发射极区204a通常可具有比N阱基极区201d和202d更高的净有源注入浓度。分别将P型发射极区201a和202a以及P型基极区/集电极区204b/c(例如，连同适当的P型掺杂物)注入到N阱基极区201d和202d以及P阱基极区204d中。P型发射极区201a和202a以及P型基极区/集电极区204b/c通常可具有比P阱基极区204d更高的净有源注入浓度。分别将N+基极接头区/集电极接头区202j/k和N+发射极接头区204i(以及未在图中示出或标记的其他N+接头区)(例如，连同适当的N型掺杂物)注入到第一和第二N型基极区/集电极区202b/c和N型发射极区204a中。N+基极接头区/集电极接头区202j/k和N+发射极接头区204i通常可具有比第一和第二N型基极区/集电极区202b/c和N型发射极区204a更高的净有源注入浓度。这种较高的净有源注入浓度分别在第一和第二N型基极区/集电极区202b/c与第一和第二基极触点/集电极触点202f/g之间以及在N型发射极区204a与发射极触点204e之间提供高度掺杂的欧姆接触。分别将P+发射极接头区201i和202i以及P+基极接头区/集电极接头区204j/k(以及未在图中未示出或标记的其他P+接头区)(例如，连同适当的P型掺杂物)注入到P型发射极区201a和202a以及P型基极区/集电极区204b/c中。P+发射极接头区201i和202i以及P+基极接头区/集电极接头区204j/k通常可具有比P型发射极区201a和202a以及P型基极区/集电极区204b/c更高的净有源注入浓度。这种较高的净有源注入浓度分别在P型发射极区201a和202a与发射极触点201e和202e之间以及分别在第一和第二P型基极区/集电极区204b/c与第一和第二基极触点/集电极触点204f/g之间提供高度掺杂的欧姆接触。场氧化物层303沉积在有源区的顶表面上。通过场氧化物层303形成发射极触点201e、202e和204e以及基极触点/集电极触点202f/g和204f/g，以分别电接触P+发射极接头区201i、202i、N+发射极接头区204i、N+基极接头区/集电极接头区202j/k以及P+基极接头区/集电极接头区204j/k。如以下关于图8至图11所述，在触点201e、202e/f/g和204e/f/g以及场氧化物层303上沉积与绝缘体层交替的附加电互连(例如，金属)层(例如，具有穿过其中的电通路)。

图2至图4展示了PNP和NPN块(或子块)201-204如何形成整个晶闸管器件或其一部分的晶闸管块200。发射极区、基极区和集电极区的布置示出了晶闸管器件如何为水平或横向电流器件。另一方面，图5至图7展示了多个晶闸管块200(即，多个PNP块201和202以及多个NPN块203和204)如何可用于形成整个水平或横向晶闸管器件，例如晶闸管100(图1)，该形成方式允许晶闸管的结构根据集成电路内的可用区域进行缩放并且为集成电路提供ESD(静电放电)保护。器件布置、布局和结构特征几何形状的设计阶段控制中的高度灵活性允许很少改变或不需要改变集成电路布局以容纳所得的晶闸管器件。

分别如图5、图6和图7中的横向晶闸管器件500、600和700所示，晶闸管块200的上述结构特征几何形状使得能够在所得晶闸管器件的器件布局上的设计阶段控制中具有高度灵活性。横向晶闸管器件500、600和700形成有以各种重叠配置布置的多个横向晶闸管块200。仅出于说明和解释的目的示出了晶闸管器件500、600和700的示例性配置。其他实例可具有各种其他适当的配置，具有以本文所述的方式连接或重叠的其他数量的晶闸管。

晶闸管器件500(图5)包括四个晶闸管块501-504。每个晶闸管块501-504类似于晶闸管块200，因此每个晶闸管块501-504包括两个PNP块(501a/b、502a/b、503a/b和504a/b)以及两个NPN块(501c/d、502c/d、503c/d和504c/d)。因此，晶闸管块501-504以行和列的2×2阵列或网格布置，并且PNP和NPN块(501a-d、502a-d、503a-d和504a-d)以交替配置布置在行和列的4×4阵列或网格中。在其他实施方案中，可将另外的晶闸管块200添加到所述配置中以制造更大、更宽或更长的整体晶闸管器件。如上所述，相邻的PNP和NPN块(501a-d、502a-d、503a-d和504a-d)共用基极区/集电极区、基极接头区/集电极接头区和基极触点/集电极触点。

晶闸管器件600(图6)包括四个晶闸管块601-604。每个晶闸管块601-604类似于晶闸管块200，因此每个晶闸管块601-604包括两个PNP块(601a/b、602a/b、603a/b和604a/b)以及两个NPN块(601c/d、602c/d、603c/d和604c/d)。因此，晶闸管块601-604以行和列的1×4阵列或网格布置，并且PNP和NPN块(601a-d、602a-d、603a-d和604a-d)以交替配置布置在行和列的2×8阵列或网格中。在其他实施方案中，可将另外的晶闸管块200添加到所述配置中以制造更大、更宽或更长的整体晶闸管器件。如上所述，相邻的PNP和NPN块(601a-d、602a-d、603a-d和604a-d)共用基极区/集电极区、基极接头区/集电极接头区和基极触点/集电极触点。

晶闸管器件700(图7)包括四个晶闸管块701-704。每个晶闸管块701-704类似于晶闸管块200，因此每个晶闸管块701-704包括两个PNP块(701a/b、702a/b、703a/b和704a/b)以及两个NPN块(701c/d、702c/d、703c/d和704c/d)。因此，晶闸管块701-704以行和列的2×3阵列或网格布置，并且PNP和NPN块(701a-d、702a-d、703a-d和704a-d)以交替配置布置在行和列的4×6阵列或网格中；然而，某些行/列位置是空的，而其他行/列位置是被占用的。在其他实施方案中，可将另外的晶闸管块200添加到所述配置中以制造更大、更宽或更长的整体晶闸管器件。如上所述，相邻的PNP和NPN块(701a-d、702a-d、703a-d和704a-d)共用基极区/集电极区、基极接头区/集电极接头区和基极触点/集电极触点。

通过使用晶闸管100作为其一部分的整个电子电路的其他电子部件之间的几乎任何可用空间，可实现关于图5至图7中所示配置的变型，从而形成晶闸管100(图1)。多个晶闸管块200的用途因此增强了晶闸管100结合到整个电子电路中的容易度。另一方面，用于晶闸管器件的常规电路布局技术通常要求晶闸管块或单元被布置成矩形结构以形成晶闸管器件。因此，为了将矩形结构装配到整个电路布局中，可能必须增加整个电路布局的占用面积以为矩形结构提供足够的空间，从而潜在地导致必须对整个电路布局进行修改。因此，如图5至图7中的实例所示，晶闸管块200以各种复杂形状布置的能力允许在现有的整个电路布局内最佳地利用可用空间，从而将修改整个电路布局以将所得晶闸管器件装配到整个电路布局中的任何潜在需求减至最少。因此减少了设计晶闸管器件和整个电路的时间和成本。

图8至图11示出了根据一些实施方案的用于电连接示例性水平或横向晶闸管器件的部件的新颖的示例性互连层(例如，电互连或金属层800、900、1000和1100)以及下伏触点或通路的简化图，所述示例性水平或横向晶闸管器件形成有多个图2至图4所示的晶闸管块200。每个互连层800、900、1000和1100对应于并形成晶闸管器件的端子，例如，互连层800对应于N型基极/集电极105/106，互连层900对应于P型基极/集电极107/108，互连层1000对应于NPN N型发射极104，并且互连层1100对应于图1所示的晶闸管100的PNP P型发射极103。因此，每个互连层800、900、1000和1100并联连接到每个下伏晶闸管块200的对应部件。

互连层800、900、1000和1100的示例性布局被提供用于类似于横向晶闸管器件500(图5)的整个晶闸管器件，即其中晶闸管块501-504以行和列的2×2阵列或网格布置，并且PNP和NPN块(501a-d、502a-d、503a-d和504a-d)以交替配置布置在行和列的4×4阵列或网格中。可为任何其他整个晶闸管器件的任何其他适当配置提供类似设计的互连层布局，例如，包括图6和图7的横向晶闸管器件600和700等等。

提供给PNP和NPN块(例如，201-204或501a-504d)的发射极、基极和集电极接头的电信号或电流的适当定时和分配对于PNP和NPN块根据彼此来操作是必不可少的，从而确保整个晶闸管器件(例如，500、600和700)正常运行。因此，互连层800、900、1000和1100的复杂且新颖的示例性布局或几何形状确保了与下伏晶闸管块200的触点201e/f/g、202e/f/g、203e/f/g和204e/f/g的连接的均匀性，使得电信号或电流适当且均匀地分布到其上，从而使得能够使用晶闸管块200的独特结构以及横向晶闸管器件(例如，500、600和700)的可制造性和可扩展性。互连层800、900、1000和1100通常连接触点或端子，方式是确保通过各个触点、通路和互连的电流分布近似相等，并且避免在整个横向晶闸管器件(例如，500、600和700)的结构中的电流拥挤。

示例性互连层800(图8)通常包括导体迹线801和多个岛迹线802、803和804。导体迹线801和岛迹线802-804可为任何适当的导电材料，诸如铜、铝、另一种金属或非金属电导体，这取决于整个晶闸管器件或整个电子电路的操作或设计要求或需求和/或材料的可用性或成本。示例性互连层800形成或沉积在触点201e/f/g、202e/f/g、203e/f/g和204e/f/g和场氧化物层303的顶部上并且在每个迹线801-804之间具有绝缘材料。

导体迹线801电连接到基极触点/集电极触点(例如，201f/g和202f/g)，并因此电连接到整个晶闸管器件500的晶闸管块(例如，200)的PNP块(例如，201和202)的N型基极区(例如，201b/c和202b/c)。岛迹线802电连接到NPN块(例如，203和204)的基极触点/集电极触点(例如，203f/g和204f/g)。岛迹线803电连接到NPN块(例如，203和204)的发射极触点(例如，203e和204e)。岛迹线804电连接到PNP块(例如，201和202)的发射极触点(例如，201e和202e)。触点201e/f/g、202e/f/g、203e/f/g和204e/f/g以虚线示出，以表示它们设置在示例性互连层800的下方。从导体迹线801到整个电子电路的其他电子部件或其外部连接焊盘的进一步的电互连由通过其他导体迹线、通路和互连层的导体迹线801的***(例如***迹线811)处的延伸部形成。

导体迹线801的结构通常包括迹线或迹线部分，诸如横向迹线805、纵向迹线806和对角迹线807。纵向迹线806提供了导体迹线801与基极触点/集电极触点(例如，201f/g和202f/g)之间的电接触或连接，并且因此提供了与N型基极区(例如，201b/c和202b/c)的电接触或连接。横向迹线805和纵向迹线806在它们的端点处连接以形成围绕岛迹线804的大致矩形结构。横向迹线805、纵向迹线806和对角迹线807在它们的端点处连接以形成围绕岛迹线802和803的大致八边形结构。因此，对角迹线807在其端点处连接到由横向迹线805和纵向迹线806形成的大致矩形结构的顶点。通常选择或设计横向迹线805、纵向迹线806、对角迹线807和岛迹线802-804的水平厚度，以允许导体迹线801的迹线805-807与导迹线802-804之间的适当的净距离，这取决于可接受的互连或金属化设计规则以及整个晶闸管器件或整个电子电路的操作或设计要求或需求。

示例性互连层900(图9)通常包括导体迹线902和多个岛迹线903和904。导体迹线902以及岛迹线903和904可为任何适当的导电材料，诸如铜、铝、另一种金属或非金属电导体，这取决于整个晶闸管器件或整个电子电路的操作或设计要求或需求和/或材料的可用性或成本。示例性互连层900形成或沉积在绝缘体层的顶部上(沉积在互连层800的顶部上)，其中电通路(以下描述)穿过其中并且在每个迹线902-904之间具有绝缘材料。

导体迹线902电连接到基极通路/集电极通路905，所述基极通路/集电极通路电连接到岛迹线802(图8)以及整个晶闸管器件500的晶闸管块(例如，200)的NPN块(例如，203和204)的基极触点/集电极触点(例如，203f/g和204f/g)。岛迹线903电连接到发射极通路906，所述发射极通路电连接到岛迹线803(图8)以及NPN块(例如，203和204)的发射极触点(例如，203e和204e)。岛迹线904电连接到发射极通路907，所述发射极通路电连接到岛迹线804(图8)以及PNP块(例如，201和202)的发射极触点(例如，201e和202e)。通路905、906和907以虚线示出，以表示它们设置在示例性互连层900的下方，例如在下伏绝缘层内并穿过下伏绝缘层。从导体迹线902到整个电子电路的其他电子部件或其外部连接焊盘的进一步的电互连由通过其他导体迹线、通路和互连层的导体迹线902的***(例如***迹线911)处的延伸部形成。

导体迹线902的结构通常包括迹线或迹线部分，诸如横向迹线908、纵向迹线909和对角迹线910。横向迹线908提供了导体迹线902与基极通路/集电极通路905之间的电接触或连接，并因此提供了与岛迹线802、基极触点/集电极触点(例如，203f/g和204f/g)、以及P型基极区(例如，203b/c和204b/c)的电接触或连接。横向迹线908和纵向迹线909在它们的端点处连接以形成围绕岛迹线903的大致矩形结构。横向迹线908、纵向迹线909和对角迹线910在它们的端点处连接以形成围绕岛迹线904的大致八边形结构。因此，对角迹线910在其端点处连接到由横向迹线908和纵向迹线909形成的大致矩形结构的顶点。因此，导体迹线902具有与导体迹线801(图8)的配置或几何形状大致相似的配置或几何形状，但是导体迹线902的矩形和八边形结构相对于导体迹线801的类似结构移位或偏移，使得导体迹线902的八边形结构与导体迹线801的矩形结构垂直对齐，并且导体迹线902的矩形结构与导体迹线801的八边形结构垂直对齐。通常选择或设计横向迹线908、纵向迹线909、对角迹线910和岛迹线903和904的水平厚度，以允许导体迹线902的迹线908-910与导迹线903和904之间的适当的净距离，这取决于可接受的互连或金属化设计规则以及整个晶闸管器件或整个电子电路的操作或设计要求或需求。例如，在此实施方案中，针对每组发射极通路906和907示出仅一组两个通路(与四个触点的组相反，如针对图8中的每组触点201e、202e、203e和204e所示)，并且岛迹线903和904被示出为小矩形(小于针对岛迹线803和804所示的正方形)，以便通过可接受的互连或金属化设计规则检查，并且使得整体晶闸管器件具有最佳性能特征。

尽管示出并描述了第一示例性互连层800和第二示例性互连层900用于分别(直接或间接)电连接到PNP基极触点/集电极触点201f/g和202f/g以及NPN基极触点/集电极触点203f/g和204f/g，但应当理解，这些电连接可反向进行。换句话说，在其他实施方案中，NPN基极触点/集电极触点203f/g和204f/g可通过第一互连层电连接，并且PNP基极触点/集电极触点201f/g和202f/g可通过第二互连层电连接。

示例性互连层1000(图10)通常包括导体迹线1003和多个岛迹线1004。导体迹线1003和岛迹线1004可为任何适当的导电材料，诸如铜、铝、另一种金属或非金属电导体，这取决于整个晶闸管器件或整个电子电路的操作或设计要求或需求和/或材料的可用性或成本。示例性互连层1000形成或沉积在绝缘体层的顶部上(沉积在互连层900的顶部上)，其中电通路(以下描述)穿过其中并且在每个迹线1003与1004之间具有绝缘材料。

导体迹线1003电连接到发射极通路1006，所述发射极通路电连接到岛迹线903(图9)并且连通到整个晶闸管器件500的晶闸管块(例如，200)的NPN块(例如，203和204)的发射极通路906、岛迹线803(图8)和发射极触点(例如，203e和204e)。岛迹线1004电连接到发射极通路1007，所述发射极通路电连接到岛迹线904并且连通到PNP块(例如，201和202)的发射极通路907、岛迹线804(图8)和发射极触点(例如，201e和202e)。通路1006和1007以虚线示出，以表示它们设置在示例性互连层1000的下方，例如在下伏绝缘层内并穿过下伏绝缘层。从导体迹线1003到整个电子电路的其他电子部件或其外部连接焊盘的进一步的电互连由通过其他导体迹线、通路和互连层的导体迹线1003的***(例如横向***迹线1008和纵向***迹线1009)处的延伸部形成。

导体迹线1003的结构通常包括迹线或迹线部分，诸如第一组对角迹线1010和第二组对角迹线1011。每个对角迹线1010沿着第一对角线方向或平行于第一对角线方向(例如，以相对于横向***迹线1008和纵向***迹线1009或者在左上方与右下方之间的约负45度角)延伸。每个对角迹线1011沿着第二对角线方向或平行于第二对角线方向(例如，以相对于横向***迹线1008和纵向***迹线1009或者在右上方与左下方之间的约正45度角)延伸。在一些实施方案中，对角迹线1010和1011彼此垂直。对角迹线1010和1011通常形成菱形形状、斜方形形状、或者围绕岛迹线1004被旋转45度的矩形或正方形形状。每个对角迹线1010和1011(例如通过发射极通路1006、岛迹线903、发射极通路906、岛迹线803和发射极触点203e和204e)电连接到沿着相同的对角线方向对齐的NPN块(例如，203和204)的N型发射极区(例如，203a和204a)。通常选择或设计对角迹线1010和1011以及岛迹线1004的水平厚度，以允许导体迹线1003的对角迹线1010和1011与导迹线1004之间的适当的净距离，这取决于可接受的互连或金属化设计规则以及整个晶闸管器件或整个电子电路的操作或设计要求或需求。

示例性互连层1100(图11)通常包括导体迹线1104。导体迹线1104可为任何适当的导电材料，诸如铜、铝、另一种金属或非金属电导体，这取决于整个晶闸管器件或整个电子电路的操作或设计要求或需求和/或材料的可用性或成本。示例性互连层1100形成或沉积在绝缘体层的顶部上(沉积在互连层1000的顶部上)，其中电通路(以下描述)穿过其中。

导体迹线1104电连接到发射极通路1107，所述发射极通路电连接到岛迹线1004(图10)并且连通到整个晶闸管器件500的晶闸管块(例如，200)的PNP块(例如，201和202)的发射极通路1007、岛迹线904(图9)、发射极通路907、岛迹线804(图8)和发射极触点(例如，201e和202e)。发射极通路1107以虚线示出，以表示它们设置在示例性互连层1100的下方，例如在下伏绝缘层内并穿过下伏绝缘层。从导体迹线1104到整个电子电路的其他电子部件或其外部连接焊盘的进一步的电互连由通过其他导体迹线、通路和互连层的导体迹线1104的***处的延伸部形成。

导体迹线1104的结构通常是具有周期性间隔开的孔或狭槽1108的平板或片的结构。孔1108为大致矩形或方形形状。当导体迹线1104在晶闸管器件和整个电子电路的操作期间变热时，孔1108防止或减轻导体迹线1104的翘曲或变形(以及对相邻的下伏或上覆材料层的潜在损坏)。可接受的互连或金属化设计规则通常要求这些孔与通路连接间隔开。虚线方形1109被示出以表示发射极通路1107周围的这种所需的间隔距离，使得发射极通路1107由足够量的互连层1100的材料覆盖。因此，孔1108被示出在虚线方形1109的外部。因此，孔1108从下伏晶闸管块(例如，200)的中心水平偏移。可替代地，在一些实施方案中，第四互连层1100的导体迹线1104可具有与第三互连层1000的导体迹线1003(图10)的大致类似的配置或几何形状，但是其中对角迹线1010和1011相对于导体迹线1003的类似结构移位或偏移，使得对角迹线1010和1011的交叉点与发射极通路1107垂直对齐。

尽管第三示例性互连层1000和第四示例性互连层1100被示出并描述成用于分别电连通到NPN发射极触点203e和204e以及PNP发射极触点201e和202e，但应当理解，这些电连接可反向进行。换句话说，在其他实施方案中，PNP发射极触点201e和202e可通过第三互连层电连接，并且NPN发射极触点203e和204e可通过第四互连层电连接。

另外，电互连或金属层800、900、1000和1100中的每一个具有外边缘或***迹线(例如，811、911、1008/1009)，所述外边缘或***迹线完全包围整个电互连或金属层800、900、1000和1100。换句话说，电互连或金属层800、900、1000和1100中的每一个在所有四个侧面上露出。换句话说，电互连或金属层800、900、1000和1100各自被配置来在其任何***侧的任何点处接收与其的电连接。因此，电互连(从电互连或金属层800、900、1000和1100到整个电子电路的其他电子部件或其外部连接焊盘)可在电互连或金属层800、900、1000和1100的任何一个或多个(或所有四个)侧面上形成。此特征实现了允许容易地与晶闸管器件100的电连接以及将晶闸管器件100放置在整个电子电路或集成电路内的几乎任何可用位置处的优点。相比之下，许多现有技术的晶闸管设计要求电连接在晶闸管的特定侧面上；从而限制了将晶闸管放置在整个集成电路内的可能性。

图12至图18和20至图26示出了根据一些实施方案的的简化图，所述简化图指示形成有多个水平或横向晶闸管块(例如，类似于图2至图4所示的晶闸管块200)的示例性的改进的水平或横向晶闸管器件的性能。这些图中可用的数据表明，示例性的改进的水平或横向晶闸管器件执行或运行与常规晶闸管器件一样好或更好。

图12和图13示出了反向二极管击穿电流(ID)对电压(VD)曲线(I-V曲线)的简化曲线图1200和1300，并且图14和15示出了用于示例性晶闸管器件的SCR击穿I-V曲线的简化图1400和1500。这些测试中的示例性晶闸管器件包括晶闸管块的4×4阵列或网格(例如，每个类似于晶闸管块200)。在曲线图1200和1300的反向二极管配置中，偏压被施加到N型基极/集电极(例如，图1的105和106以及图2的201b/c和202b/c)，将接地应用于P型基极/集电极(例如，图1的107和108和图2的203b/c和204b/c)，并且PNP发射极和NPN发射极(例如，图1的103和104和图2的201a、202a、203a和204a)是浮动的。在曲线图1400和1500的SCR配置中，偏压被施加到PNP发射极(例如，图1的103以及图2的201a和202a)和N型基极/集电极(例如，图1的105和106以及图2的201b/c和202b/c)，并且将接地施加到NPN发射极(例如，图1的104以及图2的203a和204a)和P型基极/集电极(例如，图1的107和108以及图2的203b/c和204b/c)。

I-V曲线1300和1500设置有用于电流和电压两者的线性标度，因此这也允许呈现负的电流和电压值。I-V曲线1200和1400设置有用于电流(ID)的对数标度和用于电压(VD)的线性标度，从而示出低电压范围中的增强细节。这些测试是用从小于-1.0伏特到大于22伏特的直流(DC)I-V扫描而进行的。所有曲线图都显示示例性晶闸管器件提供了高达约22伏特的优异电压阻断能力。另外，I-V曲线1200和1400指示晶闸管器件在SCR配置中表现出比在反向二极管配置中略多的漏电流。

图16至图18示出了根据一些实施方案的针对形成有多个水平或横向晶闸管块(例如，每个类似于图2至图4所示的晶闸管块200)的三个示例性水平或横向晶闸管器件(例如，铺块的(tiled)SCR器件)的传输线脉冲(TLP)测试结果的简化电流-电压(I-V)和漏电流曲线图1601、1602、1701、1702、1801和1802。用于曲线图1601和1602的测试的第一示例性晶闸管或铺块的SCR器件包括晶闸管块的4×4阵列或网格(例如，每个类似于晶闸管块200)并且具有约33μm乘33μm的水平长度/宽度尺寸或占有面积。用于曲线图1701和1702的测试的第二示例性晶闸管或铺块的SCR器件包括晶闸管块的5×5阵列或网格(例如，每个类似于晶闸管块200)并且具有约41μm乘41μm的水平长度/宽度尺寸。用于曲线图1801和1802的测试的第三示例性晶闸管或铺块的SCR器件包括晶闸管块的6×6阵列或网格(例如，每个类似于晶闸管块200)并且具有约49μm乘49μm的水平长度/宽度尺寸。

如由垂直虚线1803所示，为了产生曲线图1601、1602、1701、1702、1801和1802中的每一个，使用约一伏特的触发电压。曲线图1602、1702和1802示出了三个示例性晶闸管的电流-电压特性(底部水平轴)。曲线图1601、1701和1801示出了三个示例性晶闸管的漏电流(对数标度上的顶部水平轴)。如由曲线图1601、1701和1801的垂直部分所示，每个示例性晶闸管的漏电流被示出为约1E-11安培。曲线图1601、1701和1801转成几乎水平的点表示示例性晶闸管损坏的点，即漏电流显著增加的点。例如，对于第三(6×6)示例性晶闸管，晶闸管开始损坏的电流为约7.8安培(由水平虚线1804表示)，这对于这种类型的器件来说是相对较大的电流。随后可基于第三示例性晶闸管的上述尺寸来计算此时的最大电流密度(Jmax)。可对第一示例性晶闸管和第二示例性晶闸管进行类似的计算。

利用曲线图1601、1602、1701、1702、1801和1802所示的数据以及上述尺寸，示出或计算出示例性晶闸管器件表现出超过3mA/μm²的最大电流密度(Jmax)能力，这对于SOI技术而言非常稳健。例如，第一示例性晶闸管器件的Jmax为约3.021mA/μm²，第二示例性晶闸管器件的Jmax为约3.107mA/μm²，并且第三示例性晶闸管器件的Jmax为约3.310mA/μm²。较大的示例性晶闸管器件的最大电流密度结果略高于较小的示例性晶闸管器件，这与常规的晶闸管器件的比例关系相反(其中较大的常规晶闸管器件通常由于电流拥挤效应而表现出较小的最大电流密度，特别是在SCR配置中)。换句话说，对于较大的结构，结构的稳健性略大。另外，示例性晶闸管表现出相对均匀的电流能力，这对于基于SOI的器件的ESD保护非常重要。因此，示例性晶闸管器件的尺寸与最大电流密度之间的直接比例关系是意料不到的结果。另外，利用所述数据和信息，进一步示出或计算出示例性晶闸管器件对于给定的占有面积尺寸或器件大小表现出相对较低的导通电阻(Ron)。例如，第一示例性晶闸管器件的Ron为约1.445Ω，第二示例性晶闸管器件的Ron为约0.975Ω，并且第三示例性晶闸管器件的Ron为约0.616Ω。因此表明，形成有多个晶闸管块200的晶闸管器件具有优异的、并且在某些情况下比预期更好的性能特性。

图19示出了图1的晶闸管100的简化示意图，但是具有可选的触发元件(例如，NMOS触发元件1901-1905)，其中针对各种实施方案以虚线示出连接。尽管所有可选的触发元件1901-1905都在同一图中示出，然而，应当理解，并非所有触发元件都将同时使用。例如，可选的触发元件1901是连接在P型发射极103与P型基极/集电极107/108之间的“顶部”触发器。可选的触发元件1902是连接在P型基极/集电极107/108与N型基极/集电极105/106之间的“中间”触发器。可选的触发元件1903是连接在N型基极/集电极105/106与N型发射极104之间的“底部”触发器。可选的触发元件1904是基于NMOS的静电放电(ESD)保护二极管，其在一些实施方案中与顶部触发元件1901一起使用并且连接在N型发射极104与P型基极/集电极107/108之间。可选的触发元件1905是基于NMOS的ESD二极管，其在一些实施方案中与底部触发元件1903一起使用并且连接在P型发射极103与N型基极/集电极105/106之间。基于NMOS的ESD二极管触发元件1904和1905实现晶闸管的双向性。另外，代替所示的NMOS触发元件，替代性实施方案可使用任何适当的触发元件，诸如正向偏压二极管链(例如，其中每个二极管提供约0.7伏特，可根据设计要求堆叠)或者一个或多个齐纳二极管。这些类型的触发元件中的一些难以在块状半导体设计中实现，但是晶闸管100的设计实现了在块状实现方式或SOI实现方式中使用任何这些类型的触发元件的极大的灵活性。此外，虽然未示出，但是一些触发元件可设置有电阻器(例如，在晶闸管100的基极与发射极之间)，以使得能够关断晶闸管100并且微调触发参数。

图20至图25示出了根据一些实施方案的简化的电流-电压(I-V)曲线图2000、2100、2200、2300、2400和2500，这些曲线图指示形成有呈SCR配置的多个晶闸管块(例如，每个类似于晶闸管块200)并且具有或不具有触发元件1901-1905(图19)中的不同的一者或其组合的示例性水平或横向晶闸管器件的性能。因此，每个曲线图2000-2500对应于不同的触发器配置。图26将所有I-V曲线图2000-2500一起示出以便进行比较。I-V曲线图2000-2500设置有用于电流(ID)的对数标度和用于电压(VD)的线性标度，并且通过从约0-1伏特到约12-15伏特的DC I-V扫描而产生。

利用不使用任何触发元件1901-1905的示例性晶闸管器件产生I-V曲线图2000。利用仅使用顶部触发元件1901的示例性晶闸管器件产生I-V曲线图2100。使用顶部触发元件1901结合基于NMOS的ESD二极管触发元件1904，利用示例性晶闸管器件产生I-V曲线图2200。利用仅使用中间触发元件1902的示例性晶闸管器件产生I-V曲线图2300。利用仅使用底部触发元件1903的示例性晶闸管器件产生I-V曲线图2400。使用底部触发元件1903结合基于NMOS的ESD二极管触发元件1905，利用示例性晶闸管器件产生I-V曲线图2500。I-V曲线图2000-2500表明晶闸管的执行非常相似，其中每个触发器配置高达约12伏特。图20至图26中的I-V曲线图2000-2500因此表明形成有多个晶闸管块200的晶闸管器件可根据需要用触发元件1901-1905实施以控制触发电压、具有优异的结果。

图27示出了根据一个或多个示例性实施方案的用于形成具有晶闸管块200的晶闸管器件的工艺2700的简化流程图。提供特定步骤、步骤组合和步骤顺序仅用于说明目的。具有不同步骤、步骤组合或步骤顺序的其他过程也可用于实现相同或相似的结果。在一些实施方案中，可在不同的步骤中执行针对其中一个步骤描述的特征或功能。此外，未明确示出或描述的附加步骤可在所示步骤之前或之后或作为所示步骤的子部分执行。另外，以上对晶闸管器件的描述(例如，具有晶闸管块200和电互连或金属层800、900、1000和1100)以及用于其形成的后续工艺2700展示了在一些实施方案中，晶闸管器件可形成为整个CMOS工艺流程的一部分或在整个CMOS工艺流程内，而无需使用额外的掩模或对常规工艺流程的改变。因此，晶闸管器件可与整个电子电路或集成电路的MOSFET器件(或其部分)一起或同时形成。对于将晶闸管器件结合到整个电子电路或集成电路中，形成为常规CMOS工艺流程的一部分的能力提供了显著的优点(优于许多现有技术的晶闸管设计和形成工艺)。例如，缺少额外的掩模或工艺改变意味着在整个电子电路中并入晶闸管器件不需要任何额外的成本或制造时间。

在开始时，提供半导体晶片(在2701处)。在一些实施方案中，此时半导体晶片已经是完全形成的SOI晶片。在一些实施方案中，半导体晶片是块状半导体晶片，即没有SOI晶片的隐埋氧化物。在一些实施方案中，在2701处提供半导体晶片包括在衬底(例如，图3和图4中的下伏衬底302)上形成隐埋氧化物层(例如，用于图3和图4中的BOX层301)并且(例如，通过外延生长或层转移技术)在隐埋氧化物层上形成半导体层(例如，将在其中和其上形成上述有源层的本征层、N-负层、或P-负层)，从而形成SOI晶片。

例如通过在半导体层上图案化光致抗蚀剂并且注入适当N和P导电性的掺杂物来执行一些后续的结构形成步骤，以形成晶闸管块200的有源区。另外，这些形成步骤可结合形成所得到的水平或横向晶闸管器件作为其一部分的整个电子电路或集成电路的其他结构或部件(例如，MOSFET)来执行。

在2702处，为了开始形成有源区，在用于PNP块201和202的半导体层中形成N阱作为基极区(例如，图2至图4中的N阱基极区201d和202d)。在2703处，在用于NPN块203和204的半导体层中形成P阱作为基极区(例如，图2至图4中的P阱基极区203d和204d)。可替代地，(在2701-2703处)设置或形成两个阱(N阱或P阱)中的一个作为初始N-负或P-负外延层(例如，作为BOX层301的顶部上的半导体层)，所述外延层也形成半导体层，整个电子电路的MOSFET也形成到所述半导体层之中和之上。随后通过适当注入相反的P型掺杂物或N型掺杂物形成两个阱中的另一个。

在2704处，场氧化物303的区域形成于晶闸管块200的有源区上。另外，从发射极区201a、202a、203a和204a以及基极区/集电极区201b/c、202b/c、203b/c和204b/c(或与其相关联的接头区)将处于的位置部分中移除场氧化物303的区域，使得后续处理步骤可通过场氧化物303中的这些开口注入或沉积掺杂物或材料。

在2705处，通过在N阱基极区201d、202d和P阱基极区203d、204d内的N掺杂物注入，例如在场氧化物303的适当移除的部分处形成N型区(例如，对于图2至图4中的N型基极区/集电极区201b/c和202b/c以及N型发射极区203a和204a)。在2706处，通过在N型基极区/集电极区201b/c和202b/c以及N型发射极区203a和204a内的附加N掺杂物注入而形成N+区域(例如，对于N+基极接头区/集电极接头区，诸如202j/k，以及N+发射极接头区，诸如204i)。

在2707处，通过在N阱基极区201d、202d和P阱基极区203d、204d内的P掺杂物注入，例如在场氧化物303的适当移除的部分处形成P型区(例如，对于图2至图4中的P型基极区/集电极区203b/c和204b/c以及P型发射极区201a和202a)。在2708处，通过在P型基极区/集电极区203b/c和204b/c以及P型发射极区201a和202a内的附加P掺杂物注入而形成P+区域(例如，对于P+基极接头区/集电极接头区，诸如204j/k，以及P+发射极接头区，诸如201i和202i)。

在2709处，可沉积导电材料(例如，金属等)以在接头区(诸如201i、202i/j/k、204i/j/k、以及未在附图中示出或标记的其他区域)上形成发射极和基极触点/集电极触点201e/f/g、202e/f/g、203e/f/g和204e/f/g。在2710处，形成一系列交替的绝缘体层(具有穿过其中的导电通路，例如如图9至图11所示)和导电互连层(例如，电互连或金属层800、900、1000和1100，如图8至图11中所示)，从而通过触点201e/f/g、202e/f/g、203e/f/g和204e/f/g将晶闸管块200电连接到所得到的水平或横向晶闸管器件作为其一部分的整个电子电路或集成电路的其他结构或部件。整个电子电路或集成电路被进一步处理成集成电路封装。

现在将详细参考所公开发明的实施方案，在附图中示出了所述实施方案的一个或多个实例。通过解释本发明的技术而不是限制本发明的技术的方式提供了每个实例。事实上，尽管已参照本发明的具体实施方案详细描述了本说明书，但是应了解，本领域技术人员在理解前述内容后可容易构想出这些实施方案的替代物、变型和等效物。例如，作为一个实施方案的一部分所示出或描述的特征结构可用于另一实施方案，以得出进一步的实施方案。因此，本发明的主题意在涵盖所附权利要求书和其等效物的范围内的所有此类修改和变化。在不脱离随附权利要求书中更具体地阐述的本发明的范围的情况下，本领域技术人员可实践本发明的这些和其他修改和变型。另外，本领域的技术人员应当理解，以上描述仅作为举例而不意图限制本发明。