阅读说明：本技术 掩模 (Mask and method for manufacturing the same ) 是由 涂志强 陈俊郎 杨世豪 陈政元 于 2018-08-09 设计创作，主要内容包括：本发明实施例公开一种掩模、其形成方法及一种使用所述掩模制造半导体装置的方法。所述掩模包括衬底、反射性多层式涂层、吸收层及吸收部。所述衬底包括掩模图像区及掩模框架区,其中所述掩模框架区具有与所述掩模图像区相邻的掩模黑色边界区。所述反射性多层式涂层设置在所述衬底之上。所述吸收层设置在所述反射性多层式涂层之上。所述吸收部在所述掩模黑色边界区中设置在所述反射性多层式涂层及所述吸收层中。(The embodiment of the invention discloses a mask, a forming method thereof and a method for manufacturing a semiconductor device by using the mask. The mask includes a substrate, a reflective multi-layer coating, an absorbing layer, and an absorbing portion. The substrate includes a mask image area and a mask frame area, wherein the mask frame area has a mask black border area adjacent to the mask image area. The reflective multilayer coating is disposed over the substrate. The absorbing layer is disposed over the reflective multi-layer coating. The absorber is disposed in the reflective multilayer coating and the absorber layer in the mask black border region.)

掩模

技术领域

本发明实施例涉及一种掩模。

背景技术

在半导体装置的制作中利用光刻将图案转印到晶片上。基于各种集成电路(integrated circuit，IC)布局，将图案从光掩模(或掩模版)转印到晶片的表面。随着集成电路芯片的尺寸减小及密度增加，开发出分辨率增强技术(例如光学邻近校正(opticalproximity correction，OPC)、离轴照明(off-axis illumination，OAI)、双偶极子光刻(double dipole lithography，DDL)及相移掩模(phase-shift mask，PSM))来改善焦深(depth of focus，DOF)且因此实现图案到晶片上的更好转印。

发明内容

本发明实施例的一种掩模包括：衬底，包括掩模图像区及掩模框架区，其中所述掩模框架区具有与所述掩模图像区相邻的掩模黑色边界区；反射性多层式涂层，设置在所述衬底之上；吸收层，设置在所述反射性多层式涂层之上；以及吸收部，在所述掩模黑色边界区中设置在所述反射性多层式涂层及所述吸收层中。

附图说明

结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的关键尺寸。

图1A是根据本发明一些实施例的掩模的示意性俯视图。

图1B是根据本发明一些实施例的掩模的示意性剖视图。

图2是根据本发明一些实施例制作掩模的方法的流程图。

图3A至图3E是示出根据本发明一些实施例制作掩模的方法的示意性剖视图。

图4是根据本发明一些实施例制作掩模的方法的流程图。

图5是根据本发明一些实施例使用图1A及图1B所示掩模执行曝光的经曝光的晶片的示意性俯视图。

具体实施方式

以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第二特征形成在第一特征“之上”或第一特征“上”可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有额外特征、进而使得所述第二特征与所述第一特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上(on)”、“在...之上(over)”、“上覆(overlying)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示出的一个元件或特征与另一(些)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。

本发明中所述的先进光刻工艺、方法及材料可用于包括鳍型场效晶体管(fin-type field effect transistor，FinFET)在内的许多应用中。举例来说，鳍可被图案化以在各特征之间产生相对紧密的间隔，对此，以上公开内容非常适合。另外，可根据以上公开内容来处理在形成鳍型场效晶体管的鳍时所使用的间隔壁。

图1A是根据本发明一些实施例的掩模的示意性俯视图，且图1B是根据本发明一些实施例的图1A所示掩模沿着线A-A’的示意性剖视图。为清晰起见，图1B已被简化，以更好地理解本发明的发明性概念。对于掩模的额外实施例，可在所述掩模中添加额外特征，且可替换或消除以下所述的特征中的一些。

参照图1A及图1B，在一些实施例中，掩模10是反射性掩模。在一些实施例中，掩模10被配置成将光、尤其极紫外(extreme ultraviolet，EUV)辐射(例如，波长为约1nm至约10nm的极紫外辐射，然而本发明涵盖其他波长的光(辐射))的反射率最小化。在一些实施例中，掩模10是相移掩模，例如衰减式相移掩模(attenuated phase shift mask，AttPSM)。作为另一选择，相移掩模是交替式相移掩模(alternating phase shift mask，AltPSM)。掩模10包括掩模图像区20及掩模框架区30。掩模图像区20是掩模10的包含集成电路装置(或芯片)的层的图案(或设计)的区域。举例来说，掩模10包含以下各者的层的图案(或设计)：电阻器、电容器、电感器、二极管、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary MOS，CMOS)晶体管、双极结晶体管(bipolar junction transistor，BJT)、横向扩散金属氧化物半导体(laterally diffused MOS，LDMOS)晶体管、高功率金属氧化物半导体晶体管、鳍状场效晶体管(fin-like field effect transistor，FinFET)、其他集成电路组件或这些的组合。掩模框架区30是掩模10的不包含集成电路装置(或芯片)的层的图案(或设计)的区域。掩模框架区30可包含界定对准标记(也被称为基准标记)的图案(或设计)。掩模框架区30与掩模图像区20接界，且在一些实施例中，掩模框架区30环绕掩模图像区20，从而界定掩模10的掩模图像区20。掩模10进一步包括掩模黑色边界区32，掩模黑色边界区32是掩模10的位于掩模图像区20之外且在曝光工艺期间被曝光的区域。在一些实施例中，掩模黑色边界区32是掩模框架区30的与掩模图像区20相邻的一部分。

在其中掩模10是相移掩模的一些实施例中，掩模10包括：吸收区(例如，由吸收层124形成的区)，吸收入射在其上的光；以及反射区(例如，由反射性多层式涂层120形成的区)，反射入射在其上的光。吸收区可被配置成以与由反射区反射的光不同的相位来反射入射在吸收区上的光，使得被转印到晶片(例如图5所示晶片40)的图案的分辨率及图像品质可得以增强。掩模10的反射区及吸收区被图案化成使得从反射区(及在一些情形中，吸收区)反射的光投射到晶片上并将掩模图像区20的图案转印到晶片。

在一些实施例中，如图1B中所示，掩模10包括衬底110、反射性多层式涂层120、吸收层124及吸收部128。衬底110具有表面112及与表面112相对的表面114。衬底110包含低热膨胀材料(low thermal expansion material，LTEM)，例如石英或玻璃。在实例中，低热膨胀材料衬底是SiO₂-TiO₂系玻璃衬底。反射性多层式涂层120设置在衬底110之上，尤其设置在衬底110的表面112之上。反射性多层式涂层120(也被称为多层式镜(multilayermirror，MLM))包括数个材料层对/材料膜对，其中每一对包括具有不同折射率的至少两个材料层。膜对的典型数目是约20对至约80对，然而，反射性多层式涂层120可具有任何数目的膜对。所述至少两个材料层的材料被选择成使得反射性多层式涂层120对特定辐射类型/波长展现出高反射率。在一些实施例中，反射性多层式涂层120包括对极紫外辐射展现出高反射率的材料层对。举例来说，反射性多层式涂层120包括钼-硅(Mo/Si)膜对(换句话说，每一对包括被上下设置的钼层及硅层)。在实例中，反射性多层式涂层120包括40个Mo/Si膜对。作为另一选择，反射性多层式涂层120包括钼-铍(Mo/Be)膜对或在极紫外波长下展现出高反射率的材料膜对的任何其他组合。反射性多层式涂层120的厚度可被调整成在实现反射性多层式涂层120对极紫外辐射的最小吸收量的同时实现在膜对的每一界面处反射的极紫外辐射的最大相长性干涉。反射性多层式涂层120的每一层的厚度是基于极紫外辐射的类型及投射到掩模10上的极紫外辐射的入射角而加以确定。在一些实施例中，Mo/Si膜对的钼层及硅层中的每一者具有约4nm至约7nm的厚度。在一些实施例中，反射性多层式涂层120具有约210nm至约350nm的厚度。

吸收层124设置在缓冲层122之上。吸收层124包括一个或多个层，所述一个或多个层被设计成吸收投射到掩模10上的辐射类型/波长范围的辐射。在一些实施例中，吸收层124的所述一个或多个层被设计成吸收极紫外辐射。所述一个或多个层包含各种材料，例如含钽材料(例如，Ta、TaN、TaNH、TaHF、TaHfN、TaBSi、TaB-SiN、TaB、TaBN、TaSi、TaSiN、TaGe、TaGeN、TaZr、TaZrN、其他含钽材料或这些的组合)、含铬材料(例如，Cr、CrN、CrO、CrC、CrON、CrCN、CrOC、CrOCN、其他含铬材料或这些的组合)、含钛材料(例如，Ti、TiN、其他含钛材料或这些的组合)、其他适合的材料或这些的组合。所述一个或多个层的配置(例如所述一个或多个层的材料组成)被选择成在掩模10的制作期间提供工艺灵活性。举例来说，吸收层124的所述一个或多个层的蚀刻特性提供工艺灵活性，这可缩减制造时间及成本。在一些实施例中，吸收层124具有约2nm至约5nm的厚度。

吸收层124被图案化成使得吸收层124的一部分设置在掩模图像区20中且吸收层124的一部分设置在掩模框架区30中。吸收层124的位于掩模图像区20中的部分在掩模10的掩模图像区20中界定集成电路装置(或芯片)的层的图案(或设计)，且吸收层124的位于掩模框架区30中的部分可在掩模10的掩模框架区30中界定对准标记的图案。

在一些实施例中，在反射性多层式涂层120与吸收层124之间进一步设置有缓冲层122。缓冲层122设置在反射性多层式涂层120之上。缓冲层122包含在处理掩模10期间(例如，在蚀刻掩模10的吸收层124期间)保护反射性多层式涂层120的材料。在一些实施例中，缓冲层122包含含钌材料，例如Ru、RuNb、RuZr、RuMo、RuY、RuB、RuTi、RuLa、其他含钌材料或这些的组合。作为另一选择，缓冲层122包含含铬材料，例如Cr、CrN、CrO、CrC、CrON、CrCN、CrOC、CrOCN、其他含铬材料或这些的组合。在又一替代方案中，缓冲层122包含除含钌材料及含铬材料之外的材料。例如在缓冲层122包括多个层的情况下，缓冲层122可包含含钌材料、含铬材料及其他材料的组合。在一些实施例中，缓冲层122具有约2nm至约5nm的厚度。应注意，在替代实施例中，缓冲层122可为单个层。

在一些替代实施例中，在反射性多层式涂层120之上及反射性多层式涂层120与缓冲层122之间可设置有顶盖层(图中未示出)。顶盖层包含含硅材料，例如硅。在实例中，顶盖层是反射性多层式涂层120的最顶部Mo/Si膜对中的硅层。顶盖层可防止反射性多层式涂层120例如在处理掩模10期间被氧化。因此，顶盖层可包含防止反射性多层式涂层120被氧化的除含硅材料之外的材料。在实例中，顶盖层具有约4nm至约7nm的厚度。在一些替代实施例(图中未示出)中，在衬底110之上、尤其在衬底110的表面114之上可设置有导电层。导电层包含有利于静电夹持的材料。举例来说，导电层包含含铬材料，例如Cr、CrN、CrO、CrC、CrON、CrCN、CrOC、CrOCN、其他含铬材料或这些的组合。在一些实施例中，导电层是CrN层。在实例中，导电层具有约10nm至约30nm的厚度。

吸收部128在掩模10的与掩模图像区20相邻的掩模黑色边界区32中设置在反射性多层式涂层120及吸收层124的沟槽126中。在一些实施例中，吸收部128设置在反射性多层式涂层120、缓冲层122及吸收层124的沟槽126中。在一些实施例中，吸收部128穿透反射性多层式涂层120、缓冲层122及吸收层124。在一些实施例中，吸收部128是框架形的且环绕掩模图像区20。在一些实施例中，例如，沟槽126的宽度介于2mm至3mm的范围内，且沟槽126的深度大于300nm。吸收部128的消光系数至少高于反射性多层式涂层120的消光系数。吸收部128包含金属、其氧化物、其氮化物或这些的组合。在一些实施例中，在约13.5nm的光源下测量，所述金属具有大于0.04的消光系数，例如锡(Sn)、镍(Ni)、钴(Co)、铁(Fe)或这些的组合。吸收部128包含多个纳米颗粒(或纳米球)。也就是说，吸收部128可包含金属纳米颗粒、金属氧化物纳米颗粒、金属氮化物纳米颗粒或这些的组合。例如，纳米颗粒的直径小于或等于100nm。由于吸收部128包含具有良好间隙填充能力的纳米颗粒，因此吸收部128可密集地填充在沟槽126中以提供所需反射(reflectance)。在实例中，吸收部128的顶表面可与吸收层124的顶表面实质上齐平。

在一些实施例中，吸收部128降低掩模10的掩模黑色边界区32的反射率，从而减少在相邻的区(field)42中、尤其在相邻的区42的边缘42a及相邻的区42的隅角42b处所经受的曝光量。光泄漏的此种减少增强在集成电路装置制作期间由掩模10实现的所得空间图像对比度。换句话说，吸收部128将掩模10的掩模黑色边界区32的反射率最小化，这可在增强掩模10的可印刷性的同时减弱阴影效应及掩模黑色边界效应。在一些实施例中，掩模10的掩模黑色边界区32的反射率被最小化是为了减少不必要的曝光。在一些实施例中，例如，掩模10的掩模黑色边界区32处的反射率小于或等于约0.3％、尤其小于或等于约0.05％。

图2是根据本发明一些实施例制作掩模的方法的流程图。图3A至图3E是示出根据本发明一些实施例制作掩模的方法的示意性剖视图。参照图2及图3A，在步骤S210处，在衬底110之上形成反射性多层式涂层120，其中衬底110包括掩模图像区20及掩模框架区30，且掩模框架区30具有与掩模图像区20相邻的掩模黑色边界区32。在一些实施例中，在衬底110的表面112上形成反射性多层式涂层120，且在反射性多层式涂层120上形成缓冲层122。随后，在步骤S220处，在反射性多层式涂层120之上形成吸收层124。在一些实施例中，在缓冲层122上形成吸收层124。在一些实施例中，可通过包括以下在内的各种方法来形成反射性多层式涂层120、顶盖层122及吸收层124：物理气相沉积(physical vapor deposition，PVD)工艺(例如，蒸镀及直流(DC)磁控管溅镀)、镀覆工艺(例如，无电镀覆或电镀)、化学气相沉积(chemical vapor deposition，CVD)工艺(例如，大气压化学气相沉积(atmosphericpressure CVD，APCVD)、低压化学气相沉积(low pressure CVD，LPCVD)、等离子增强化学气相沉积(plasma enhanced CVD，PECVD)或高密度等离子化学气相沉积(high densityplasma CVD，HDPCVD))、离子束沉积、旋转涂布、金属有机物分解(metal-organicdecomposition，MOD)、其他适合的方法或这些的组合。

参照图2及图3B，在步骤S230处，在掩模图像区20中将吸收层124图案化。在一些实施例中，通过使用经图案化光刻胶层，移除掩模图像区20中吸收层124的部分，且在掩模图像区20中吸收层124中形成集成电路装置的层的图案(或设计)。

参照图2、图3C及图3D，在步骤S240处，在掩模黑色边界区32中反射性多层式涂层120及吸收层124中形成沟槽126。在一些实施例中，如图3C中所示，在经图案化吸收层124之上形成经图案化光刻胶层130。经图案化光刻胶层130内的开口132暴露出掩模10的掩模黑色边界区32中吸收层124的部分。经图案化光刻胶层130是对曝光工艺作出响应的辐射敏感型光刻胶层(也被称为光刻胶层、感光性层、图案化层、成像层及光敏感型层)。经图案化光刻胶层130包含正型光刻胶材料或负型光刻胶材料，且可具有多层式结构。经图案化光刻胶层130是通过任何适合的方法而形成。在一些实施例中，例如通过旋转涂布工艺在经图案化吸收层124之上沉积光刻胶层；将光刻胶层暴露于电子束(电子束(electron beam，e-beam)光刻)；并将光刻胶层显影以使得光刻胶层的被暴露部分或未暴露部分保留以形成经图案化光刻胶层130。此种工艺可包括烘焙工艺(例如曝光后烘焙工艺及/或曝光前烘焙工艺)、清洗工艺、其他适合的工艺或这些的组合。作为另一选择，通过使用掩模将光刻胶层暴露于辐射来形成经图案化光刻胶层130。在又一替代方案中，通过将光刻胶层暴露于离子束或通过其他适合的方法来形成经图案化光刻胶层130。

随后，如图3D中所示，通过使用经图案化光刻胶层130作为掩模，移除反射性多层式涂层120的部分、缓冲层122的部分及吸收层124的部分以形成沟槽126，从而暴露出衬底110。在一些实施例中，在与掩模图像区20相邻的掩模黑色边界区32中形成沟槽126。例如，沟槽126完全设置在掩模黑色边界区32中且环绕掩模图像区20。在一些实施例中，通过不同的蚀刻工艺来依序移除掩模10的掩模黑色边界区32中吸收层124的被暴露部分、缓冲层122的被暴露部分及反射性多层式涂层120的被暴露部分。在一些实施例中，可能会出现例如底切、残留物缺陷及/或锥形轮廓等不完美的蚀刻轮廓。举例来说，在一些替代实施例中，反射性多层式涂层120中沟槽126的侧壁与吸收层124中沟槽126的侧壁可不对齐，或反射性多层式涂层120及吸收层124中的至少一者的残留物可设置在沟槽126中。

在一些实施例中，蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺或这些的组合。干蚀刻工艺及湿蚀刻工艺具有可被微调的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、射频(RF)偏压电压、射频偏压功率、蚀刻剂流率及其他适合的参数。在一些实施例中，用于吸收层124的蚀刻工艺是干蚀刻工艺。举例来说，蚀刻工艺使用含氟气体(例如CHF₃、CF₄及C₂F₆、其他含氟气体或这些的组合)及含氯气体(例如Cl₂、SiCl₄、HCl、CCl₄、CHCl₃、其他含氯气体或这些的组合)。在实例中，蚀刻工艺使用CHF₃与CF₄的混合物，工艺室压力是0.5mTorr至1.5mTorr，等离子源功率(W_s)是350W至450W，且衬底偏压功率(W_b)是50W至150W。在实例中，蚀刻工艺使用Cl₂与Ar的混合物，工艺室压力是1.5mTorr至2.5mTorr，等离子源功率(W_s)是75W至125W，且衬底偏压功率(W_b)是20W至30W。在一些实施例中，用于缓冲层122的蚀刻工艺是干蚀刻工艺。举例来说，蚀刻工艺使用含氟气体(例如CHF₃、CF₄及C₂F₆、其他含氟气体或这些的组合)或含氧气体(例如O₂、其他含氧气体或这些的组合)。在实例中，蚀刻工艺使用CHF₃与Ar的混合物，工艺室压力是3mTorr至4mTorr，等离子源功率(W_s)是350W至450W，且衬底偏压功率(W_b)是50W至125W。在实例中，蚀刻工艺使用Cl₂与O₂的混合物，工艺室压力是3mTorr至4mTorr，等离子源功率(W_s)是700W至900W，且衬底偏压功率(W_b)是50W至70W。在一些实施例中，用于反射性多层式涂层120的蚀刻工艺是干蚀刻工艺。举例来说，蚀刻工艺使用含氟气体(例如CHF₃、CF₄及C₂F₆、其他含氟气体或这些的组合)及含氧气体(例如O₂、其他含氧气体或这些的组合)。在实例中，蚀刻工艺使用Cl₂、O₂、He及N₂的混合物，工艺室压力是3mTorr至5mTorr，等离子源功率(W_s)是700W至900W，且衬底偏压功率(W_b)是50W至70W。

参照图2及图3E，在步骤S250处，在沟槽126中填充吸收材料134，以形成图1A及图1B所示吸收部128。在一些实施例中，例如，通过涂布工艺(例如旋转涂布工艺)来形成吸收材料134。在实例中，提供溶剂，且随后将吸收材料134的纳米颗粒分散在溶剂中以形成混合物。在一些实施例中，溶剂可为不与吸收材料134的纳米颗粒反应、具有良好可涂布性且可通过旋转而轻易被移除的任何溶剂。随后，随着旋转速度(例如介于500rpm至3000rpm的范围内)逐渐增加，混合物被涂布在衬底110上以将吸收材料134填充在沟槽126中，且随后，溶剂被移除。在一些实施例中，可通过旋转速度来控制涂层的厚度。在一些实施例中，吸收材料134不仅填满反射性多层式涂层120、缓冲层122及吸收层124中的沟槽126，而且填满光刻胶层130内的开口132。

随后，移除光刻胶层130，且形成图1A及图1B所示的吸收部128及因此形成掩模10。在一些实施例中，通过湿剥除、等离子灰化或者其他已知的或待开发的技术来移除光刻胶层130。在用于光刻胶层130的移除工艺期间，吸收材料134的位于沟槽126之外的一部分也可被移除，例如吸收材料134的填充在光刻胶层130内的开口132中的一部分。换句话说，省略了用于移除沟槽126之外的吸收材料134的额外工艺。在一些实施例中，如图1B中所示，例如，光刻胶层130的顶表面与吸收部128的顶表面实质上齐平。

图4是根据本发明一些实施例制作掩模的方法的流程图。图5是根据本发明一些实施例使用图1A及图1B所示掩模执行曝光的经曝光的晶片的示意性俯视图。参照图1A、图1B及图4，在步骤S310处，提供具有掩模图像区20及掩模框架区30的极紫外(EUV)掩模10，其中掩模框架区30具有与掩模图像区20相邻的掩模黑色边界区32，极紫外掩模10的掩模图像区20包含集成电路装置的图案(如图1B中所示)。在一些实施例中，极紫外(EUV)掩模10的细节在以上被阐述且因此予以省略。

参照图1A、图1B、图4及图5，在步骤S320处，使用极紫外掩模10将晶片40暴露于极紫外辐射，其中在所述暴露期间，极紫外掩模10的掩模图像区20的图案被转印到晶片40。在一些实施例中，在晶片40的材料层上形成光刻胶层(图中未示出)，且通过极紫外掩模10将光刻胶层的一部分曝光。随后，对光刻胶层依序执行极紫外辐射及显影工艺。此后，如果光刻胶层是正型光刻胶，则执行蚀刻工艺以移除光刻胶层的所述部分，且因此下伏材料层由光刻胶层局部暴露出。随后，通过使用经图案化光刻胶层作为掩模来对材料层执行蚀刻工艺，以形成具有图案的经图案化材料层。换句话说，在曝光工艺期间，将光(辐射)投射到掩模10上，且光的一部分被传输到晶片40上的光刻胶层，从而将掩模图像区20的图案转印到晶片40上的光刻胶层。随后，光刻胶层的图案被转印到晶片40的材料层。在实例中，极紫外辐射具有约1nm至约100nm的波长。可利用掩模10使用多重曝光将掩模图像区20多次地转印到晶片40。举例来说，在图2中，在多重曝光工艺中使用掩模10将晶片40图案化，以使得掩模图像区20的图案被转印到晶片40的各个区42。每一区42对应于至少一个半导体装置(或至少一个集成电路装置)，且表示晶片40的将在给定时间被处理的区域。举例来说，曝光工具(例如步进式曝光机(stepper)或扫描机)处理一个区(例如将晶片40的区42暴露于掩模10)，随后处理下一区(例如将晶片40的另一区42暴露于掩模10)等。在一些实施例中，晶片40包括设置在衬底之上的光刻胶层，其中掩模图像区20的图案被转印到光刻胶层。

传统上，在每一区42的曝光工艺期间，曝光用的光可能泄漏到相邻的区42，尤其在区42的边缘42a及隅角42b处。此种光泄漏可归因于光衍射现象、掩模10相对于晶片40的位置准确度、掩模10相对于曝光工具的位置准确度、其他现象或这些的组合。光泄漏可起因于掩模10相对于曝光工具(例如步进式曝光机或扫描机)的位置准确度。举例来说，对于每一曝光工艺，曝光工具界定掩模10的被暴露于光的一部分。曝光工具的曝光狭缝(在实例中，由曝光工具的遮光片(blade)界定)可界定掩模10的将被暴露于光的部分。理想地，光对掩模10的掩模图像区20进行曝光。然而，通常，曝光狭缝将对掩模10的位于掩模图像区20之外的区域进行曝光。一般来说，掩模10的掩模黑色边界区32表示掩模10的位于掩模图像区20之外且将被暴露于光的区域(换句话说，表示掩模10的位于掩模图像区之外且未被曝光工具覆盖的区域)。如果掩模10的掩模黑色边界区32在曝光工艺期间被暴露于光，则掩模黑色边界区32会不利地将光的一部分传输到晶片40，从而使得区42的边缘42a受到双重曝光且使得区42的隅角42b受到四重曝光。然而，在一些实施例中，通过在掩模黑色边界区32中设置吸收部128，掩模10降低掩模黑色边界区32的反射率，从而减少在相邻的区42中、尤其在相邻的区42的边缘及相邻的区42的隅角处所经受的曝光量。光泄漏的此种减少增强在集成电路装置制作期间由掩模10实现的所得空间图像对比度。

在一些实施例中，在掩模的掩模黑色边界区中的沟槽中形成吸收部，以将掩模的掩模黑色边界区处的光反射率最小化。因此，因不必要的曝光对图像边界(边缘)附近的临界尺寸(critical dimension，CD)的影响也可被最小化。另外，由于沟槽填充有吸收材料，因此例如底切、残留物缺陷及/或锥形轮廓等不完美的蚀刻轮廓将为可接受的。因此，可不必担忧沟槽轮廓及沟槽中的缺陷。此外，吸收部的形成与当前的掩模版工艺流程是兼容的。在一些实施例中，吸收部包含具有良好导电性的金属纳米颗粒，且可用于减弱表面电荷效应，并且因此用于减弱静电放电(electrostatic discharging，ESD)的桥接件是不必要的且其复杂设计得以省略。因此，掩模的形成成本及时间可显著缩减，掩模的品质可得以改善。

根据本发明的一些实施例，一种掩模包括衬底、反射性多层式涂层、吸收层及吸收部。所述衬底包括掩模图像区及掩模框架区，其中所述掩模框架区具有与所述掩模图像区相邻的掩模黑色边界区。所述反射性多层式涂层设置在所述衬底之上。所述吸收层设置在所述反射性多层式涂层之上。所述吸收部在所述掩模黑色边界区中设置在所述反射性多层式涂层及所述吸收层中。

根据本发明的一些实施例，其中所述吸收部包含以下中的至少一者：金属氧化物、金属氮化物或这些的组合。

根据本发明的一些实施例，其中所述吸收部具有大于0.04的消光系数。

根据本发明的一些实施例，其中所述吸收部包含锡、镍、钴、铁或这些的组合。

根据本发明的一些实施例，进一步包括设置在所述反射性多层式涂层与所述吸收层之间的含钌缓冲层，其中所述吸收部进一步设置在所述含钌缓冲层中。

根据本发明的一些实施例，其中所述吸收部是框架形的。

根据本发明的一些实施例，其中所述吸收部穿透所述反射性多层式涂层及所述吸收层。

根据本发明的替代实施例，一种形成掩模的方法包括以下步骤。在衬底之上形成反射性多层式涂层，其中所述衬底包括掩模图像区及掩模框架区，且所述掩模框架区具有与所述掩模图像区相邻的掩模黑色边界区。在所述反射性多层式涂层之上形成吸收层。在所述掩模图像区中将所述吸收层图案化。在所述掩模黑色边界区的所述反射性多层式涂层及所述吸收层中形成沟槽。在所述沟槽中填充吸收材料，以形成吸收部。

根据本发明的一些实施例，其中所述吸收材料具有大于0.04的消光系数。

根据本发明的一些实施例，其中所述吸收材料包括导电纳米颗粒、导电纳米球或这些的组合。

根据本发明的一些实施例，其中所述吸收材料包括锡、镍、钴、铁或这些的组合。

根据本发明的一些实施例，进一步包括在所述反射性多层式涂层与所述吸收层之间形成含钌缓冲层，其中所述沟槽进一步形成在所述含钌缓冲层中。

根据本发明的一些实施例，其中所述形成所述吸收部的步骤包括：在经图案化的所述吸收层之上形成光刻胶层；使用所述光刻胶层作为掩模，移除经图案化的所述吸收层的及所述反射性多层式涂层的一部分，以形成所述沟槽；以及在所述沟槽中填充所述吸收材料。

根据本发明的一些实施例，进一步包括移除所述吸收材料的位于所述沟槽之外的部分。

根据本发明的一些实施例，进一步包括通过光刻胶剥除工艺来移除所述光刻胶层。

根据本发明的一些实施例，其中所述吸收材料的位于所述沟槽之外的部分是通过所述光刻胶剥除工艺被移除。

根据本发明的又一些替代实施例，一种制造半导体装置的方法包括以下步骤。提提供具有掩模图像区及掩模框架区的极紫外掩模，其中所述掩模框架区具有与所述掩模图像区相邻的掩模黑色边界区，所述极紫外掩模的所述掩模图像区包含集成电路装置的图案，且所述极紫外掩模包括：衬底、反射性多层式涂层、吸收层及吸收部。所述反射性多层式涂层设置在所述衬底之上。所述吸收层设置在所述反射性多层式涂层之上。所述吸收部在所述掩模黑色边界区中设置在所述反射性多层式涂层及所述吸收层中。使用所述极紫外掩模将晶片暴露于极紫外辐射，其中所述极紫外掩模的所述掩模图像区的所述图案在所述暴露期间被转印到所述晶片。

根据本发明的一些实施例，其中所述暴露包括将所述极紫外掩模的所述掩模图像区的所述图案转印到所述晶片的相邻的区。

根据本发明的一些实施例，其中所述吸收部具有大于0.04的消光系数。

根据本发明的一些实施例，其中所述吸收部包含导电纳米颗粒。

以上内容概述了若干实施例的特征以使所属领域中的技术人员可更好地理解本发明的各方面。所属领域中的技术人员应了解，他们可易于使用本发明作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的条件下，他们可对本文作出各种改变、替代及变更。