阅读说明：本技术 半导体器件和方法 (Semiconductor device and method ) 是由 廖志腾 戴嘉成 翁子展 邱意为 郑志玄 于 2018-11-26 设计创作，主要内容包括：方法包括形成在衬底之上延伸第一高度的半导体鳍,在半导体鳍上方和衬底上方形成伪介电材料,在伪介电材料上方形成伪栅极材料,伪栅极材料在衬底之上延伸第二高度,使用多个蚀刻工艺蚀刻伪栅极材料以形成伪栅极堆叠件,其中,多个蚀刻工艺的每个蚀刻工艺均是不同的蚀刻工艺,其中,伪栅极堆叠件在第一高度处具有第一宽度,并且其中,伪栅极堆叠件在第二高度处具有与第一宽度不同的第二宽度。本发明的实施例还涉及半导体器件和方法。(The method includes forming a semiconductor fin extending a first height above a substrate, forming a dummy dielectric material above the semiconductor fin and above the substrate, forming a dummy gate material above the dummy dielectric material, the dummy gate material extending a second height above the substrate, etching the dummy gate material using a plurality of etching processes to form a dummy gate stack, wherein each etching process of the plurality of etching processes is a different etching process, wherein the dummy gate stack has a first width at the first height, and wherein the dummy gate stack has a second width at the second height that is different from the first width. Embodiments of the invention also relate to semiconductor devices and methods.)

半导体器件和方法

技术领域

本发明的实施例涉及半导体器件和方法。

背景技术

半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻和蚀刻工艺图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。

半导体工业通过不断减小最小部件尺寸来持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的区域。但是，随着最小部件尺寸的减小，在使用的工艺的每个中会出现额外的问题，并且应该解决这些额外的问题。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：形成在衬底之上延伸第一高度的半导体鳍；在所述半导体鳍上方和所述衬底上方形成伪介电材料；在所述伪介电材料上方形成伪栅极材料，所述伪栅极材料在所述衬底之上延伸第二高度；以及使用多个蚀刻工艺蚀刻所述伪栅极材料以形成伪栅极堆叠件，其中，所述多个蚀刻工艺的每个蚀刻工艺均是不同的蚀刻工艺，其中，所述伪栅极堆叠件在所述第一高度处具有第一宽度，并且其中，所述伪栅极堆叠件在所述第二高度处具有与所述第一宽度不同的第二宽度。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成伪栅极层；在所述伪栅极层中形成第一开口，包括：实施第一等离子体蚀刻工艺，所述第一等离子体蚀刻工艺包括具有第一占空比的第一脉冲偏压，所述第一占空比与在所述衬底之上的第一高度处的第一期望金属栅极宽度相关；实施第二等离子体蚀刻工艺，所述第二等离子体蚀刻工艺包括具有第二占空比的第二脉冲偏压，所述第二占空比与在所述衬底之上的第二高度处的第二期望金属栅极宽度相关；和实施第三等离子体蚀刻工艺，所述第三等离子体蚀刻工艺包括具有第三占空比的第三脉冲偏压，第三占空比与在所述衬底之上的第三高度处的第三期望金属栅极宽度相关；在所述第一开口中形成介电材料；去除所述伪栅极层的剩余部分以形成第二开口；以及在所述第二开口中形成金属栅极，所述金属栅极具有在所述衬底之上的所述第一高度处的所述第一期望金属栅极宽度、在所述衬底之上的所述第二高度处的所述第二期望金属栅极宽度，以及在所述衬底之上的所述第三高度处的所述第三期望金属栅极宽度。

本发明的又一实施例提供了一种半导体器件，包括：半导体鳍，在衬底之上突出第一高度；以及栅极堆叠件，横跨所述半导体鳍，所述栅极堆叠件的第一部分在所述第一高度处具有第一宽度，所述栅极堆叠件的第二部分靠近所述栅极堆叠件的顶面具有与所述第一宽度不同的第二宽度，并且所述栅极堆叠件的第三部分靠近所述栅极堆叠件的底面具有与所述第一宽度不同的第三宽度，其中，所述栅极堆叠件的从所述栅极堆叠件的第一高度延伸至所述顶面的部分与所述栅极堆叠件的从所述栅极堆叠件的第一高度延伸至所述底面的部分具有不同的侧壁斜率。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的三维视图中的FinFET的实例。

图2示出了根据一些实施例的衬底。

图3示出了根据一些实施例的膜堆叠件的形成。

图4示出了根据一些实施例的芯轴的形成。

图5示出了根据一些实施例的间隔件层的形成。

图6示出了根据一些实施例的间隔件的形成。

图7示出了根据一些实施例的芯轴的去除。

图8示出了根据一些实施例的膜堆叠件的图案化。

图9示出了根据一些实施例的鳍的形成。

图10示出了根据一些实施例的绝缘材料的形成。

图11示出了根据一些实施例的浅沟槽隔离区域的形成。

图12A至图12B示出了根据一些实施例的伪栅极层的形成。

图13示出了根据一些实施例的膜堆叠件的形成。

图14示出了根据一些实施例的芯轴的形成。

图15示出了根据一些实施例的间隔件层的形成。

图16示出了根据一些实施例的间隔件的形成。

图17示出了根据一些实施例的芯轴的去除。

图18示出了根据一些实施例的膜堆叠件的图案化。

图19示出了根据一些实施例的膜堆叠件的进一步图案化。

图20A至图20B示出了根据一些实施例的伪栅极层。

图21A至图21B示出了根据一些实施例的伪栅极层的第一蚀刻工艺。

图22A至图22B示出了根据一些实施例的伪栅极层的第二蚀刻工艺。

图23A至图23B示出了根据一些实施例的伪栅极层的第三蚀刻工艺。

图24A至图24C示出了根据一些实施例的示例性伪栅极轮廓形状。

图25示出了根据一些实施例的伪栅极。

图26A至图26B示出了根据一些实施例的间隔件的形成。

图27A至图27B示出了根据一些实施例的栅极间隔件层的形成。

图28A至图28B示出了根据一些实施例的栅极间隔件的形成。

图29A至图29D示出了根据一些实施例的外延源极/漏极区域的形成。

图30A至图30B示出了根据一些实施例的接触蚀刻停止层的形成。

图31A至图31B示出了根据一些实施例的层间电介质的形成。

图32A至图32B示出了根据一些实施例的平坦化工艺。

图33A至图33B示出了根据一些实施例的伪栅极的去除。

图34A至图34B示出了根据一些实施例的替换栅极堆叠件的形成。

图35A至图35B示出了根据一些实施例的硬掩模的形成。

图36A至图36B示出了根据一些实施例的层间电介质的形成。

图37A至图37B示出了根据一些实施例的接触开口的形成。

图38A至图38B示出了根据一些实施例的接触件的形成。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例提供了半导体器件和形成半导体器件的方法。具体地，使用多个蚀刻步骤形成伪栅极，并且可以控制每个蚀刻步骤的参数或条件来控制伪栅极的轮廓形状。例如，可以控制形成伪栅极的部分的蚀刻步骤的参数来控制伪栅极的该部分的宽度。通过这种方式，可以“调整”伪栅极的轮廓形状以改进工艺良率或器件性能。可以控制的蚀刻步骤参数包括钝化气体流速、脉冲电压偏置占空比、脉冲等离子体生成功率占空比、偏置电压或其它参数。本文讨论的一些实施例在使用后栅极工艺形成的FinFET的上下文中讨论。在其它实施例中，可以使用先栅极工艺。而且，一些实施例考虑了用于诸如平面FET的平面器件的各个方面。

图1示出了根据一些实施例的三维视图中的FinFET的实例。FinFET包括位于衬底50上的鳍74。隔离区域72位于衬底50上，并且鳍74突出在相邻隔离区域72之上并且从相邻隔离区域72之间突出。栅极介电层118沿着鳍74的侧壁并且位于鳍74的顶面上方，以及栅极填充物120位于栅极介电层118上方。源极/漏极区域102设置在鳍74的相对于栅极介电层118和栅极填充物120的相对侧中。图1进一步示出了在之后的附图中使用的参考截面。截面A-A沿着鳍74的横轴，其在例如栅极填充物120的方向上延伸。截面B-B垂直于截面A-A并且沿着鳍74的纵轴，其在例如源极/漏极区域102之间的电流流动的方向上延伸。截面C-C是平行于截面B-B，但偏离FinFET的鳍74的截面。为了清楚起见，随后的附图参考这些参考截面。

图2至图38B是根据一些实施例的FinFET的制造中的中间阶段的截面图。图2至图11示出了图1中的参考截面A-A。图12A示出了图1中的参考截面A-A，图12B示出了图1中的参考截面B-B。图13至图19示出了图1中的参考截面B-B。图20A、图21A、图22A和图23A示出为沿着图1中的参考截面B-B，并且图20B、图21B、图22B和图23B示出为沿着图1中的参考截面C-C。图24A至图24C示出为沿着图1中的参考截面C-C。图25示出了图1中的参考截面B-B。在图26A至图38B中，以“A”符号结尾的图示出为沿着图1中的参考截面A-A，并且以“B”符号结尾的图示出为沿着类似的截面B-B。

图2示出了根据一些实施例的衬底50。衬底50可以是可以掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料的层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层可以设置在诸如硅衬底或玻璃衬底的衬底上。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；等或它们的组合。

图2所示的衬底50包括第一区域50B和第二区域50C。第一区域50B可以用于形成诸如NMOS晶体管(例如，n型FinFET)的n型器件。第二区域50C可以用于形成诸如PMOS晶体管(例如，p型FinFET)的p型器件。在一些实施例中，第一区域50B和第二区域50C都用于形成相同类型的器件，诸如两个区域都用于n型器件或p型器件。第一区域50B和第二区域50C的位置可以彼此分隔开，并且可以在第一区域50B和第二区域50C之间设置任何数量的结构(例如，隔离区域、有源器件等)。

在图3中，在衬底50上方形成膜堆叠件。在工艺期间使用膜堆叠件以在衬底50中形成部件，该部件是最小光刻间距的一部分。在一些实施例中，该工艺是自对准双重图案化(SADP)工艺，其中，形成的部件是最小光刻间距的一半。在其它实施例中，该工艺可以是自对准四重图案化(SAQP)工艺，其中，形成的部件是最小光刻间距的四分之一。膜堆叠件包括抗反射涂层(ARC)52、掩模层54和芯轴层56。在其它实施例中，膜堆叠件可以包括更多或更少的层。

ARC 52形成在衬底50上方，并且在光刻胶层的图案化期间有助于上面的光刻胶层的曝光和聚焦(以下讨论的)。在一些实施例中，ARC 52可以由SiON、SiC、掺杂有氧(O)和氮(N)的材料等形成。在一些实施例中，ARC 52基本上不含氮，并且可以由氧化物形成。

掩模层54形成在ARC 52上方。掩模层54可以由硬掩模材料形成，并且可以包括金属和/或介电材料。在一些实施例中，掩模层54包括诸如氮化钛、钛、氮化钽、钽等的金属。在一些实施例中，掩模层54包括由氧化物、氮化物等形成的电介质。可以通过PVD、射频PVD(RFPVD)、原子层沉积(ALD)等形成掩模层54。在随后的工艺步骤中，在掩模层54中形成图案。然后使用掩模层54作为蚀刻掩模，将掩模层54中的图案转印至衬底50。

芯轴层56是形成在掩模层54上方的牺牲层。芯轴层56可以由相对于下面的层(例如，相对于掩模层54)具有高蚀刻选择性的材料形成。芯轴层56可以由诸如非晶硅、多晶硅、氮化硅、氧化硅等的材料或它们的组合形成，并且可以使用诸如化学汽相沉积(CVD)、PECVD等的工艺形成。

在图4中，图案化芯轴层56以形成芯轴58。可以使用任何合适的光刻技术图案化芯轴层56。作为图案化芯轴层56的实例，可以在膜堆叠件上方形成三层光刻胶结构(未示出)。三层光刻胶结构可以包括下层、中间层和上层。上层可以由诸如光刻胶的光敏材料形成，光敏材料可以包括有机材料。下层可以是底部抗反射涂层(BARC)。中间层可以由诸如氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等的无机材料形成或包括无机材料。中间层可以相对于上层和下层具有高蚀刻选择性。在一些实施例中，上层用作用于图案化中间层的蚀刻掩模，并且中间层用作用于图案化下层的蚀刻掩模。

可以在形成之后使用任何合适的光刻技术图案化上层以在其中形成开口。在上层的图案化之后，实施蚀刻工艺以将上层中的开口的图案转印至中间层。蚀刻工艺可以是各向异性的。在将开口的图案转印至中间层之后，可以修整中间层以调整开口的尺寸。在一些情况下，中间层中的开口的间距可以约等于修整后的最小光刻间距。在中间层的修整之后，实施蚀刻工艺以将中间层的图案转印至下层。在一些实施例中，可以在将中间层的图案转印至下层的蚀刻工艺期间去除上层。

在将图案转印至下层之后，实施蚀刻工艺以将下层的图案转印至芯轴层56。蚀刻工艺可以去除芯轴层56的由中间层和下层暴露的部分。在实施例中，蚀刻工艺可以是干蚀刻。例如，蚀刻工艺可以将芯轴层56暴露于等离子体源和一种或多种蚀剂气体。蚀刻工艺可以包括电感耦合等离子体(ICR)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、反应离子蚀刻(RIE)等。如图4所示，芯轴层56的剩余部分形成芯轴58。在一些实施例中，用于将图案转印至芯轴层56的蚀刻工艺可以去除中间层并且部分地去除下层的部分。可以实施灰化工艺以去除中间层和/或下层的剩余残留物。

在图5中，在掩模层54和芯轴58上方形成间隔件层62。在形成之后，间隔件层62沿着掩模层54和芯轴58的顶面以及芯轴58的侧壁延伸。可以选择间隔件层62的材料以相对于掩模层54具有高蚀刻选择性。间隔件层62可以由AlO、AlN、AlON、TaN、TiN、TiO、Si、SiO、SiN、金属、金属合金等形成，并且可以使用诸如ALD、CVD等的任何合适的工艺沉积。

在图6中，实施合适的蚀刻工艺以去除间隔件层62的水平部分。在一些实施例中，用于蚀刻间隔件层62的水平部分的蚀刻剂是Cl₂、CH₄、N₂、Ar等或它们的组合。在蚀刻工艺之后，沿着芯轴58的侧保留间隔件层62的垂直部分，并且在下文称为间隔件64。蚀刻工艺可以是各向异性的，使得间隔件64的厚度不会显著降低。

在图7中，去除芯轴58。可以通过合适的蚀刻工艺去除芯轴58，合适的蚀刻工艺诸如通过包括诸如CF₄、CH₃F、H₂、N₂、Ar等或它们的组合的蚀刻剂的干蚀刻工艺。蚀刻工艺可以包括可以去除芯轴58而基本不损坏间隔件64的任何其它合适的蚀刻剂。此外，也可以实施湿蚀刻工艺以去除残留的间隔件和芯轴材料。在一些实施例中，间隔件蚀刻工艺和芯轴去除工艺在相同的工艺室中实施。

在图8中，使用间隔件64作为蚀刻掩模来图案化掩模层54。可以使用任何合适的化学物质(诸如CF₄、HBr、Cl₂、O₂、Ar等或它们的组合)来实施合适的蚀刻工艺，诸如各向异性蚀刻。在图9中，在衬底50中形成鳍68。通过使用图案化的掩模层54作为蚀刻掩模以蚀刻ARC52和衬底50，从而在衬底50中形成沟槽来形成鳍68。沟槽之间产生的半导体带形成鳍68。蚀刻可以使用任何可接受的蚀刻工艺实施，并且可以使用诸如Cl₂、N₂、CH₄等或它们的组合的蚀刻剂。蚀刻工艺可以是各向异性的。在一些情况下，在该工艺中可以消耗间隔件64、图案化的掩模层54或图案化的ARC 52。在一些实施例中，可以实施清洁工艺以去除间隔件64、图案化的掩模层54和图案化的ARC 52的任何残留材料。

在图10中，在衬底50上方和相邻鳍68之间形成绝缘材料70。绝缘材料70可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些情况下，一旦形成绝缘材料，则可以实施退火工艺。在一些实施例中，可以实施诸如研磨或化学机械抛光(CMP)的平坦化工艺来暴露鳍68的顶面。

在图11中，使绝缘材料70凹进以形成浅沟槽隔离(STI)区域72。使绝缘材料70凹进，从而使得第一区域50B和第二区域50C中的鳍68从相邻STI区域72之间突出。STI区域72的顶面可以具有平坦表面(如图11示出的)、凸表面、凹表面(例如，凹陷的表面)、其它形状或它们的组合。在一些实施例中，STI区域72的顶面可以通过适当的蚀刻工艺形成为平坦、凸的和/或凹的。可以使用可接受的蚀刻工艺使绝缘材料70凹进，诸如对绝缘材料70的材料具有选择性的蚀刻工艺。例如，可以使用利用稀释的氢氟酸(dHF)的化学氧化物去除或其它技术。在一些实施例中，可以在形成STI区域72之后掺杂鳍74、鳍68和/或衬底50。

在图12A至图12B中，在鳍74上形成伪介电层76。图12A示出了沿着类似于图1所示的截面A-A的结构，并且图12B示出了沿着类似于图1所示的截面B-B的结构。伪介电层76可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术(例如，热氧化)沉积或热生长。在伪介电层76上方形成伪栅极层78。伪栅极层78可以沉积在伪介电层76上方，并且之后诸如通过CMP平坦化。伪栅极层78可以是导电材料，并且可以选自包括多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。在一些实施例中，沉积非晶硅并且重结晶以产生多晶硅。可以通过物理汽相沉积(PVD)、CVD、溅射沉积或本领域已知和使用的用于沉积导电材料的其它技术来沉积伪栅极层78。伪栅极层78可以由与隔离区域的蚀刻具有高蚀刻选择性的其它材料制成。在该实例中，横跨第一区域50B和第二区域50C形成单个伪栅极层78。在其它实施例中，可以在第一区域50B和第二区域50C中形成单独的伪栅极层。在一些实施例中，伪栅极层78的位于鳍74上的部分的厚度T1可以在约85nm和约95nm之间，并且伪栅极层78的位于STI区域72上的部分的厚度T2可以在约140nm和约150nm之间。

在图13中，在伪栅极层78上方形成膜堆叠件。在工艺期间使用膜堆叠件以在伪栅极层78中形成部件。膜堆叠件包括ARC 80、掩模层82和芯轴层84。ARC 80形成在伪栅极层78上方。ARC 80可以由选自ARC 52的相同候选材料的材料形成，并且可以使用选自用于形成ARC 52的相同候选方法的组的方法形成。ARC 52和80可以由相同的材料形成，或可以包括不同的材料。在一些实施例中，ARC 80可以形成为具有在约15nm和约25nm之间的厚度。

掩模层82形成在ARC 80上方。掩模层82可以由选自掩模层54的相同候选材料的材料形成，并且可以使用选自用于形成掩模层54的相同候选方法的组的方法形成。掩模层54和82可以由相同的材料形成，或可以包括不同的材料。在一些实施例中，掩模层82可以形成为具有在约90nm和约110nm之间的厚度。

芯轴层84形成在掩模层82上方。芯轴层84可以由选自芯轴层56的相同候选材料的材料形成，并且可以使用选自用于形成芯轴层56的相同候选方法的组的方法形成。芯轴层56和84可以由相同的材料形成，或可以包括不同的材料。在一些实施例中，芯轴层84可以形成为具有在约90nm和约110nm之间的厚度。

在图14中，图案化芯轴层84以形成芯轴86。可以使用任何合适的光刻技术图案化芯轴层84。作为图案化芯轴层84的实例，可以在膜堆叠件上方形成三层光刻胶结构(未示出)。三层光刻胶结构可以包括下层、中间层和上层。可以利用芯轴86的图案来图案化光刻胶，并且蚀刻工艺可以去除芯轴层84的由光刻胶暴露的部分。芯轴层84的剩余部分形成芯轴86，如图14所示。

在图15中，在掩模层82和芯轴86上方形成间隔件层90。间隔件层90可以由选自间隔件层62的相同候选材料的材料形成，并且可以使用选自用于形成间隔件层62的相同候选方法的组的方法形成。芯轴间隔件层62和90可以由相同的材料形成，或可以包括不同的材料。例如，间隔件层90可以使用ALD工艺由SiN形成。

在图16中，实施合适的蚀刻工艺以去除间隔件层90的水平部分以形成间隔件92。间隔件层90的水平部分可以以类似于去除间隔件层62的水平部分的方法的方式去除。在蚀刻工艺之后，沿着芯轴86的侧保留间隔件层90的垂直部分，并且在下文称为间隔件92。在图17中，去除芯轴86。可以通过合适的蚀刻工艺去除芯轴86，诸如通过包括诸如CF₄、CH₃F、H₂、N₂、Ar等的蚀刻剂、其它蚀刻剂或它们的组合的干蚀刻工艺。也可以实施湿清洁工艺以去除残留的间隔件和芯轴材料。在一些实施例中，间隔件蚀刻工艺和芯轴去除工艺在相同的工艺室中实施。

在图18中，实施合适的蚀刻工艺以图案化掩模层82。间隔件92用作蚀刻掩模，并且因此，将间隔件92的图案转印至掩模层82以在掩模层82中形成开口。蚀刻工艺可以类似于以上关于图案化掩模层54描述的蚀刻工艺，或可以是不同的工艺。在图19中，实施合适的蚀刻工艺以使用图案化的掩模层82作为蚀刻掩模来蚀刻ARC 80。蚀刻工艺可以是任何可接受的蚀刻工艺，并且可以是各向异性蚀刻工艺。在一些情况下，可以在相同的蚀刻工艺中蚀刻ARC 80和伪栅极层78。

图19至图24C示出了根据实施例的伪栅极层78的图案化以形成伪栅极94。在图21A至图24C中，将伪栅极94的部分标记为第一伪栅极部分94A和第二伪栅极部分94B。为了清楚起见，在图20A至图23B中仅示出了两个伪栅极94的图案化。图20A、图21A、图22A和图23A示出了沿着图1所示的B-B的截面，其是沿着鳍74的截面。图20B、图21B、图22B和图23B示出了沿着图1所示的C-C的截面，其是平行于B-B并且偏离B-B的截面，从而使得不包括鳍74的部分。因此，图20A、图21A、图22A和图23A示出了伪栅极层78的位于鳍74上的部分，并且图20B、图21B、图22B和图23B示出了伪栅极层78的位于STI区域72上的部分。

图20A至图20B示出了图案化之前的伪栅极层78(如图19所示)。在图21A至图21B中，实施第一蚀刻工艺93以蚀刻伪栅极层78的部分。第一蚀刻工艺93图案化伪栅极层78并且形成第一伪栅极部分94A。在一些实施例中，第一蚀刻工艺93对伪栅极层78蚀刻的深度D1(如图21A所示)约等于伪栅极层78的位于鳍74上的部分的厚度T1。在其它实施例中，第一蚀刻工艺93对伪栅极层78蚀刻更大或更小的深度。在一些实施例中，鳍74上的伪介电层76(图21A所示)用作第一蚀刻工艺93的蚀刻停止，并且因此深度D1可以约等于厚度T1。通过这种方式，伪栅极层78的位于STI区域72上的部分(图21B所示)可以蚀刻大于深度D1的深度D2。在一些实施例中，第一蚀刻工艺93可以蚀刻伪栅极层78在约85nm和约95nm之间的深度D2。在一些实施例中，可以控制第一蚀刻工艺93的参数以形成具有期望轮廓或形状的第一伪栅极部分94A，以下将更详细地描述。第一蚀刻工艺93可以去除一些或全部间隔件92。在一些实施例中，第一蚀刻工艺93包括通过等离子体工艺实施的各向异性蚀刻，以下将更详细地描述。

在图22A至图22B中，实施第二蚀刻工艺95以进一步蚀刻伪栅极层78的部分。第二蚀刻工艺95蚀刻伪栅极层78并且形成第二伪栅极部分94B。在一些实施例中，第二蚀刻工艺95对伪栅极层78蚀刻深度D3。在一些实施例中，伪介电层76用作第二蚀刻工艺95的蚀刻停止。在一些实施例中，第二蚀刻工艺95可以蚀刻伪栅极层78在约49nm和约59nm之间的深度D3。在一些实施例中，可以控制第二蚀刻工艺95的参数以形成具有期望轮廓或形状的第二伪栅极部分94B，以下将更详细地描述。在一些实施例中，第二蚀刻工艺95包括通过等离子体工艺实施的各向异性蚀刻，以下将更详细地描述。

在图23A至图23B中，实施第三蚀刻工艺97以进一步蚀刻伪栅极层78的部分。在一些实施例中，第三蚀刻工艺97是去除残留物(例如，“桁条”)并且提供对第二伪栅极部分94B的一些额外蚀刻的“过蚀刻”工艺。在一些实施例中，可以控制第三蚀刻工艺97的参数以重塑第二伪栅极部分94B以具有期望的轮廓或形状，以下将更详细地描述。在一些实施例中，第三蚀刻工艺97包括通过等离子体工艺实施的各向异性蚀刻，也在以下更详细地描述。通过这种方式，使用第一蚀刻工艺93、第二蚀刻工艺95和第三蚀刻工艺97由伪栅极层78形成伪栅极94。在一些实施例中，可以使用额外的蚀刻工艺。

在一些实施例中，可以通过控制第一蚀刻工艺93、第二蚀刻工艺95和/或第三蚀刻工艺97的参数来控制伪栅极94的轮廓形状。例如，可以控制伪栅极94的沿着伪栅极94的不同位置处的不同宽度。作为说明性实例图23B中所示的宽度W1、W2和W3表明可以由第一蚀刻工艺93、第二蚀刻工艺95和/或第三蚀刻工艺97控制的沿着伪栅极94的三个位置。沿着伪栅极94的其它位置、更多位置或更少位置可以用于表征伪栅极94的轮廓形状。宽度W1在伪栅极94上的与鳍74的顶面齐平的位置之上约5nm处。宽度W2在伪栅极94上的与相邻鳍74的顶面大致齐平的位置处。在一些情况下，宽度W2位于第二伪栅极部分94B的大致顶部处。宽度W3在伪栅极94上的伪栅极94的底部之上约10nm处。

在一些实施例中，可以通过控制第一蚀刻工艺93的参数来控制第一伪栅极部分94A的轮廓形状。例如，可以以这种方式控制伪栅极94的宽度W1。在一些实施例中，第一蚀刻工艺93包括在工艺室中实施的等离子体蚀刻工艺，其中，将工艺气体供应至工艺室中。在一些实施例中，在第一蚀刻工艺93期间，等离子体生成功率可以在低功率和高功率之间脉冲。在第一蚀刻工艺93期间，施加的偏置电压可以在低电压和高电压之间脉冲。低功率可以包括零功率，并且低电压可以包括零电压。等离子体生成功率或偏置电压可以脉冲为矩形波或方波，但是可以使用其它脉冲形状。在一些实施例中，等离子体生成功率和偏置电压可以具有同步脉冲，从而使得等离子体生成功率和偏置电压同时处于它们相应的低状态或高状态。在一些实施例中，等离子体是直接等离子体。在其它实施例中，等离子体是远程等离子体，其在连接至工艺室的单独的等离子体生成室中生成。可以通过生成等离子体的任何合适方法将工艺气体激活成等离子体，任何合适方法诸如变压器耦合等离子体(TCP)系统、电感耦合等离子体(ICP)系统、磁性增强反应离子技术、电子回旋共振技术等。

在第一蚀刻工艺93中使用的工艺气体可以包括诸如CF₄、CHF₃、Cl₂、H₂、N₂、Ar、其它气体或气体的组合的蚀刻气体。在一些实施例中，工艺气体也包括诸如HBr、O₂、其它气体或气体的组合的钝化气体。诸如N₂、Ar、He等的载气可以用于将工艺气体运送至工艺室中。工艺气体可以以约300sccm和约400sccm之间的速率流入工艺室。例如，蚀刻气体可以以约30sccm和约50sccm之间的速率流入工艺室，并且钝化气体可以以约200sccm和约300sccm之间的速率流入工艺室。在一些实施例中，钝化气体可以是HBr和O₂的混合物，其中，HBr:O₂的比率在约3:1和约5:1之间。

可以使用具有在约600伏和约700伏之间的高电压的偏置电压来实施第一蚀刻工艺93。可以使用具有在约1000瓦至约1500瓦之间的高功率的等离子体生成功率来实施第一蚀刻工艺93。在一些实施例中，等离子体生成功率或偏置电压可以是具有在约2％和约8％之间的占空比的脉冲，并且可以具有在约100Hz和约200Hz之间的脉冲频率。第一蚀刻工艺93可以在约38℃至约43℃的温度下实施。工艺室中的压力可以在约20mTorr和约30mTorr之间。

在一些实施例中，可以通过在第一蚀刻工艺93期间控制进入工艺室的钝化气体的流速来控制第一伪栅极部分94A的轮廓形状。例如，增加约1％和约5％之间的钝化气体的流速可以使得宽度W1增加约2埃和约12埃之间。在一些实施例中，可以通过控制同步等离子体生成功率和偏置电压脉冲的占空比来控制第一伪栅极部分94A的轮廓形状。例如，增加同步脉冲的占空比约1％和约3％之间的量可以使得宽度W1增加约0.38nm和约之间。通过控制钝化气体的流速和同步脉冲的占空比，可以控制第一伪栅极部分94A的轮廓和宽度。例如，可以通过控制这些蚀刻参数来增加或减小第一蚀刻工艺93之后的第一伪栅极部分94A的宽度。具体地，可以控制第一伪栅极部分94A的底部附近的宽度W1。在一些情况下，改变参数可以使得第一伪栅极部分94A在底部附近较宽、具有基本恒定的宽度或在顶部附近较宽。

在一些实施例中，可以通过控制第二蚀刻工艺95的参数来控制伪栅极94的轮廓形状。例如，可以以这种方式控制伪栅极94的宽度W2。在一些实施例中，第二蚀刻工艺95包括在工艺室中实施的等离子体蚀刻工艺，其中，将工艺气体供应至工艺室中，该工艺室可以是与用于第一蚀刻工艺93的相同的工艺室。在一些实施例中，在第二蚀刻工艺95期间，等离子体生成功率可以保持基本恒定的功率。在第二蚀刻工艺95期间，施加的偏置电压可以在低电压和高电压之间脉冲。低电压可以包括零电压。偏置电压可以脉冲为矩形波或方波，但是可以使用其它脉冲形状。在一些实施例中，等离子体是直接等离子体。在其它实施例中，等离子体是远程等离子体，其在连接至工艺室的单独的等离子体生成室中生成。可以通过生成等离子体的任何合适方法将工艺气体激活成等离子体，任何合适方法诸如TCP系统、ICP系统、磁性增强反应离子技术、电子回旋共振技术等。

在第二蚀刻工艺95中使用的工艺气体可以包括诸如CF₄、CHF₃、Cl₂、H₂、N₂、Ar、其它气体或气体的组合的蚀刻气体。在一些实施例中，工艺气体也包括诸如HBr、O₂、其它气体或气体的组合的钝化气体。诸如N₂、Ar、He等的载气可以用于将工艺气体运送至工艺室中。蚀刻气体可以以约120sccm和约250sccm之间的速率流入工艺室。

可以使用具有在约600伏和约700伏之间的低电压并且具有在约800伏和约900伏之间的高电压的偏置电压来实施第二蚀刻工艺95。可以使用在约500瓦和约700瓦之间的基本恒定的等离子体生成功率来实施第二蚀刻工艺95。在一些实施例中，偏置电压可以是具有在约5％和约8％之间的占空比的脉冲，并且可以具有在约100Hz和约300Hz之间的脉冲频率。第二蚀刻工艺95可以在约34℃至约50℃的温度下实施。工艺室中的压力可以在约70mTorr和约90mTorr之间。

在一些实施例中，可以通过在第二蚀刻工艺95期间控制脉冲偏置电压的低电压和/或高电压来控制伪栅极94的轮廓形状。例如，增加约1％和约3.5％之间的高电压可以使得宽度W2减小约和约之间。在一些实施例中，可以通过控制偏置电压脉冲的占空比来控制伪栅极94的轮廓形状。例如，将偏置电压脉冲的占空比增加约1％和约3％之间的量可以使得宽度W2减小约1.12nm和约1.96nm之间。通过控制脉冲偏置电压的电压和占空比，可以控制伪栅极94的轮廓和宽度。例如，可以通过控制这些蚀刻参数来增加或减小第二蚀刻工艺95之后的伪栅极94的宽度。具体地，可以控制鳍74的顶部附近的伪栅极94的宽度W2。在一些情况下，改变参数可以使得第一伪栅极部分94A或第二伪栅极部分94B在底部附近较宽、具有基本恒定的宽度或在顶部附近较宽。

在一些实施例中，可以通过控制第三蚀刻工艺97的参数来控制伪栅极94的轮廓形状。例如，可以以这种方式控制伪栅极94的宽度W3。在一些实施例中，第三蚀刻工艺97包括在工艺室中实施的等离子体蚀刻工艺，其中，将工艺气体供应至工艺室中，该工艺室可以是与用于第一蚀刻工艺93或第二蚀刻工艺95的相同的工艺室。在一些实施例中，在第三蚀刻工艺97期间，等离子体生成功率可以保持基本恒定的功率。在第三蚀刻工艺97期间，施加的偏置电压可以在低电压和高电压之间脉冲。低电压可以包括零电压。偏置电压可以脉冲为矩形波或方波，但是可以使用其它脉冲形状。在一些实施例中，等离子体是直接等离子体。在其它实施例中，等离子体是远程等离子体，其在连接至工艺室的单独的等离子体生成室中生成。可以通过生成等离子体的任何合适方法将工艺气体激活成等离子体，任何合适方法诸如TCP系统、ICP系统、磁性增强反应离子技术、电子回旋共振技术等。

在第三蚀刻工艺97中使用的工艺气体可以包括诸如CF₄、CHF₃、Cl₂、H₂、N₂、Ar、其它气体或气体的组合的蚀刻气体。在一些实施例中，工艺气体也包括诸如HBr、O₂、其它气体或气体的组合的钝化气体。诸如N₂、Ar、He等的载气可以用于将工艺气体运送至工艺室中。工艺气体可以以约400sccm和约550sccm之间的速率流入工艺室。例如，蚀刻气体可以以约130sccm和约210sccm之间的速率流入工艺室，并且钝化气体可以以约200sccm和约250sccm之间的速率流入工艺室。在一些实施例中，钝化气体可以是HBr和O₂的混合物，其中，HBr:O₂的比率在约3:1和约4:1之间。

可以使用具有在约850伏和约900伏之间的低电压并且具有在约900伏和约950伏之间的高电压的偏置电压来实施第三蚀刻工艺97。可以使用在约250瓦和约350瓦之间的基本恒定的等离子体生成功率来实施第三蚀刻工艺97。在一些实施例中，偏置电压可以是具有在约10％和约20％之间的占空比的脉冲，并且可以具有在约100Hz和约200Hz之间的脉冲频率。第三蚀刻工艺97可以在约40℃至约50℃之间的温度下实施。工艺室中的压力可以在约70mTorr和约90mTorr之间。

在一些实施例中，可以通过在第三蚀刻工艺97期间控制至工艺室的钝化气体的流速来控制伪栅极94的轮廓形状。例如，减小约0.5％和约2％之间的钝化气体的流速可以使得宽度W3减小约和约之间。在一些实施例中，可以通过控制偏置电压脉冲的占空比来控制伪栅极94的轮廓形状。例如，将偏置电压脉冲的占空比增加约1％和约3％之间的量可以使得宽度W3增加约0.24nm和约之间。通过控制钝化气体的流速和偏置电压脉冲的占空比，可以控制伪栅极94的轮廓和宽度。例如，可以通过控制这些蚀刻参数来增加或减小第三蚀刻工艺97之后的伪栅极94的宽度。具体地，可以控制伪栅极94的底部附近的宽度W3。在一些情况下，改变参数可以使得第二伪栅极部分94B在底部附近较宽、具有基本恒定的宽度或在顶部附近较宽。通过这种方式，可以针对特定应用来控制伪栅极94的轮廓形状，例如，以产生具有特定轮廓的金属栅极。在一些情况下，可以控制伪栅极94的轮廓形状来减小发生某些工艺缺陷的可能性。

如上所述，通过使用单独的蚀刻工艺来蚀刻伪栅极94，并且通过控制蚀刻工艺的参数，可以控制伪栅极94的轮廓形状。蚀刻工艺的参数可以包括钝化气体流速、偏置电压、脉冲占空比或其它参数。通过这种方式，可以蚀刻伪栅极94的不同部分以具有期望的轮廓、形状或侧壁斜率。期望的轮廓可以包括例如凸形、凹形、倾斜形状或其它形状。在一些实施例中，期望的轮廓可以包括伪栅极94的具有不同斜率、不同宽度或其它不同特征的部分。在一些实施例中，伪栅极94的设置在鳍74上方的部分(例如，第一伪栅极部分94A)可以形成为与伪栅极94的设置为邻近鳍74的部分(例如，第二伪栅极部分94B)具有不同的轮廓、形状或侧壁斜率。图24A至图24C示出了可以使用本文描述的技术形成的伪栅极94的一些轮廓形状的说明性实例。这些是示例性轮廓形状，并且其它轮廓形状也在本发明的范围内。

图24A示出了示例性伪栅极94，其中，伪栅极94的顶部附近的顶部宽度和伪栅极94的底部附近的底部宽度均大于顶部宽度和顶部宽度之间的中间宽度。如图24A的实例所示，宽度W2小于宽度W1或宽度W3。对于该示例性轮廓形状，宽度W1可以大于宽度W3、小于宽度W3或与宽度W3大致相同。在一些实施例中，可以形成类似于图24A所示的轮廓形状，从而使得宽度W1比宽度W2大大约0％和约10％之间，并且宽度W3比宽度W2大大约0％和约10％之间。

图24B示出了示例性伪栅极94，其中，伪栅极94的顶部附近的顶部宽度大于中间宽度，并且伪栅极94的底部附近的底部宽度小于中间宽度。如图24B的实例所示，宽度W1大于宽度W2，并且宽度W2大于宽度W3。在其它情况下，宽度W1可以与宽度W2大致相同，或宽度W2可以与宽度W3大致相同。在一些实施例中，可以形成类似于图24B所示的轮廓形状，从而使得宽度W1比宽度W2大大约0％和约10％之间，并且宽度W2比宽度W3大大约0％和约10％之间。在一些实施例中，可以使用本文描述的技术形成类似于图24B所示的锥形轮廓形状，以允许改进金属栅极填充(以下描述的)。

图24C示出了示例性伪栅极94，其中，伪栅极94的顶部附近的顶部宽度和伪栅极94的底部附近的底部宽度均小于中间宽度。如图24C的实例所示，宽度W2大于宽度W1或宽度W3。对于该示例性轮廓形状，宽度W1可以大于宽度W3、小于宽度W3或与宽度W3大致相同。在一些实施例中，可以形成类似于图24C所示的轮廓形状，从而使得宽度W2比宽度W1大大约0％和约10％之间，并且宽度W2比宽度W3大大约0％和约10％之间。如图24A至图24C所示，在一些实施例中，鳍74上方的伪栅极94的轮廓或形状可以形成为与邻近鳍74的伪栅极94的轮廓或形状不同。

图25示出了实施第一蚀刻工艺93、第二蚀刻工艺95和第三蚀刻工艺97(如以上参照20A至图24C描述的)之后的图19中所示的结构。转至图26A至图26B，可以在伪栅极94、图案化的掩模层82、ARC 80和/或鳍74的暴露表面上形成间隔件100。在一些实施例中，间隔件100可以由热氧化工艺或沉积工艺以及随后的各向异性蚀刻工艺形成。

在间隔件100的形成之后，可以实施用于轻掺杂源极/漏极(LDD)区域101的注入工艺。在包括形成不同类型的器件的一些实施例中，可以在第一区域50B上方形成掩模并且留下第二区域50C暴露。可以将适当类型的杂质(例如，n型或p型)注入至第二区域50C中的鳍74的暴露区域中。然后可以去除掩模。随后，可以在暴露第一区域50B的同时在第二区域50C上方形成另一掩模，并且可以将适当类型的杂质注入至第一区域50B中的鳍74的暴露区域中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。LDD区域101可以具有在从约10¹⁵cm^-3至约10¹⁶cm^-3的杂质浓度。在一些情况下，可以使用退火来激活注入的杂质。

在图27A至图27B中，在图案化的掩模层82、间隔件100和鳍74的顶面上方并且也沿着伪栅极94和图案化的掩模层82的侧壁形成栅极间隔件层106。可以以类似于先前描述的间隔件层62的方式形成栅极间隔件层106。在实施例中，栅极间隔件层106使用ALD工艺由SiN形成。在图28A至图28B中，实施合适的蚀刻工艺以去除栅极间隔件层106的水平部分。可以以类似于去除间隔件层62的水平部分的方法的方式去除栅极间隔件层106的水平部分。在蚀刻工艺之后，沿着伪栅极94和图案化的掩模层82的侧保留栅极间隔件层106的垂直部分，并且在下文称为栅极间隔件108。

在图29A至图29D中，在邻近栅极间隔件108的鳍74中形成外延源极/漏极区域102。外延源极/漏极区域102形成在鳍74中，从而使得每个伪栅极94均设置在外延源极/漏极区域102的相应的相邻对之间。外延源极/漏极区域102可以延伸穿过LDD区域101。栅极间隔件108将外延源极/漏极区域102与鳍74的沟道区域(例如，由伪栅极94覆盖的部分)分隔开，使得外延源极/漏极区域102不会短路连接至鳍74的沟道区域。在一些实施例中，外延源极/漏极区域102可以延伸至鳍68中。

可以通过掩蔽第二区域50C来在第一区域50B中形成外延源极/漏极区域102。然后，蚀刻第一区域50B中的鳍74的源极/漏极区域以形成凹槽。在第一区域50B中的凹槽中外延生长外延源极/漏极区域102。外延源极/漏极区域102可以包括任何可接受的材料，诸如适合于n型FinFET的材料。例如，如果鳍74是硅，则外延源极/漏极区域102可以包括硅、SiC、SiCP、SiP等。随后，去除第二区域50C上的掩模。

可以通过掩蔽第一区域50B来在第二区域50C中形成外延源极/漏极区域102。然后，蚀刻第二区域50C中的鳍74的源极/漏极区域以形成凹槽。在第二区域50C中的凹槽中外延生长外延源极/漏极区域102。外延源极/漏极区域102可以包括任何可接受的材料，诸如适合于p型FinFET的材料。例如，如果鳍74是硅，则外延源极/漏极区域102可以包括SiGe、SiGeB、Ge、GeSn等。随后，去除第一区域50B上的掩模。在一些实施例中，可以使用不同的工艺来形成外延源极/漏极区域102。

图29C至图29D示出了外延源极/漏极区域102的可选配置。如图所示，外延源极/漏极区域102可以具有从鳍74的相应表面凸起的表面并且可以具有小平面。在图29C所示的实施例中，外延源极/漏极区域102分离。在图29D所示的实施例中，外延源极/漏极区域102合并。在一些情况下，外延源极/漏极区域102可以在外延生长的初始阶段分离，并且可以在外延生长期间合并或不合并以形成合并的外延源极/漏极区域102。在一些情况下，外延源极/漏极区域102可以沿着栅极间隔件108的邻近伪栅极94的部分生长。

可以用掺杂剂注入外延源极/漏极区域102和/或鳍74来形成源极/漏极区域，类似于先前关于图26A至图26B讨论的用于形成轻掺杂源极/漏极区域的工艺。在一些情况下，注入之后是退火。源极/漏极区域的杂质浓度可以在约10¹⁹cm^-3和约10²¹cm^-3之间。用于源极/漏极区域的n型和/或p型杂质可以包括先前讨论的合适的杂质。在一些实施例中，在形成栅极间隔件108之后，使用栅极间隔件108作为注入的掩模，注入外延源极/漏极区域102。在一些实施例中，在生长期间原位掺杂外延源极/漏极区域102。

在图30A至图30B中，在图案化的掩模层82、间隔件100、外延源极/漏极区域102和栅极间隔件108上方并且也沿着伪栅极94和图案化的掩模层82的侧壁形成接触蚀刻停止层(CESL)112。可以以类似于用于形成间隔件层62的方法的方式形成CESL 112。

在图31A至图31B中，在图30A至图30B中示出的结构上方形成层间电介质(ILD)114。ILD 114可以由介电材料或半导体材料形成，并且可以通过任何合适的方法沉积，任何合适的方法诸如CVD、PECVD或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。半导体材料可以包括非晶硅、硅锗(Si_xGe_1-x，其中，x在0和1之间)、纯锗等。可以使用通过任何可接受的工艺形成的其它绝缘或半导体材料。

在图32A至图32B中，可以实施诸如CMP的平坦化工艺以使ILD 114的顶面与伪栅极94的顶面齐平。平坦化工艺也可以去除伪栅极94上的图案化的掩模层82、间隔件100、栅极间隔件108或CESL 112的沿着图案化的掩模层82的侧壁的部分。在平坦化工艺之后，伪栅极94、间隔件100、栅极间隔件108、CESL 112或ILD 114的顶面可以基本齐平。可以通过平坦化工艺通过ILD 114暴露伪栅极94的顶面。

在图33A至图33B中，在一个或多个蚀刻步骤中去除伪栅极94的暴露部分和伪介电层76的位于伪栅极94正下面的部分，从而形成凹槽116。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极94。例如，蚀刻工艺可以包括选择性地蚀刻伪栅极94而不蚀刻ILD 114或栅极间隔件108的干蚀刻工艺。例如，在具有多晶硅伪栅极94的实施例中，蚀刻工艺可以选择性地去除多晶硅以形成凹槽116。每个凹槽116均暴露相应鳍74的沟道区域。每个沟道区域均设置在外延源极/漏极区域102的相邻对之间。在去除期间，当蚀刻伪栅极94时，伪介电层76可以用作蚀刻停止层。然后可以在伪栅极94的去除之后去除伪介电层76。

在一些实施例中，使用先前描述的技术形成具有轮廓形状的伪栅极94可以产生具有类似轮廓形状的凹槽116。例如，图24A所示的具有较小中间宽度的伪栅极94可以产生具有较小中间宽度的凹槽116，图24B所示的具有较小底部宽度的伪栅极94可以产生具有较小底宽的凹槽116，并且图24C所示的具有较大中间宽度的伪栅极94可以产生具有较大中间宽度的凹槽116。这些是实例，并且凹槽116可以具有不同的轮廓形状。凹槽116可以分别在伪栅极94的宽度W1、宽度W2和宽度W3的位置处具有第一宽度、第二宽度和第三宽度。在一些实施例中，第一宽度、第二宽度和/或第三宽度之间的差可以在约0％和约20％之间。

在图34A至图34B中，形成用于替换栅极的栅极介电层118和栅极填充物120。栅极介电层118共形地沉积在凹槽116中，诸如沉积在鳍74的顶面和侧壁上、栅极间隔件108的侧壁上以及ILD 114的顶面上。在一些实施例中，栅极介电层118是氧化硅、氮化硅、其它材料或它们的多层。在一些实施例中，栅极介电层118是高k介电材料，并且在这些实施例中，栅极介电层118可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐以及它们的组合。栅极介电层118的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。

栅极填充物120沉积在栅极介电层118上方，并且填充凹槽116的剩余部分。栅极填充物120可以是含金属的材料，诸如TiN、TaN、TaC、Co、Ru、Al、它们的组合或它们的多层。在栅极填充物120的形成之后，可以实施诸如CMP的平坦化工艺以去除栅极介电层118和栅极填充物120的材料的过量部分，该过量部分位于ILD 114的顶面上方。因此，栅极填充物120的材料和栅极介电层118的产生的剩余部分形成产生的FinFET的替换栅极。栅极介电层118和栅极填充物120可以统称为栅极121或栅极堆叠件121。

第一区域50B和第二区域50C中的栅极介电层118的形成可以同时发生，从而使得每个区域中的栅极介电层118由相同的材料形成，并且每个栅极填充物120的形成可以同时发生，从而使得每个区域中的栅极填充物120由相同的材料形成。在一些实施例中，每个区域中的栅极介电层118可以通过不同的工艺形成，从而使得栅极介电层118可以是不同的材料，并且每个区域中的栅极填充物120可以通过不同的工艺形成，从而使得栅极填充物120可以是不同的材料。当使用不同的工艺时，可以使用各个掩模步骤来掩蔽和暴露适当的区域。

在一些实施例中，使用先前描述的技术形成具有轮廓形状的伪栅极94可以产生具有类似轮廓形状的栅极堆叠件121。例如，图24A所示的具有较小中间宽度的伪栅极94可以产生具有较小中间宽度的栅极堆叠件121，图24B所示的具有较小底部宽度的伪栅极94可以产生具有较小底部宽度的栅极堆叠件121，并且图24C所示的具有较大中间宽度的伪栅极94可以产生具有较大中间宽度的栅极堆叠件121。这些是实例，并且栅极堆叠件121可以具有不同的轮廓形状。栅极堆叠件121可以分别在伪栅极94的宽度W1、宽度W2和宽度W3的位置处具有第一宽度、第二宽度和第三宽度。在一些实施例中，第一宽度、第二宽度和/或第三宽度之间的差可以在约0％和约10％之间。在一些情况下，伪栅极94的宽度W1、宽度W2和宽度W3之间的差可以与随后形成的栅极堆叠件121的第一宽度、第二宽度和/或第三宽度之间的差不同。例如，栅极堆叠件121的第三宽度和第二宽度之间的比率可以大于先前形成的伪栅极94的宽度W3和宽度W2之间的比率，但是伪栅极94和栅极堆叠件121的其它宽度之间的其它差是可能的。例如，宽度W3可以比伪栅极94的宽度W2小约1％和约15％之间，但是随后的栅极堆叠件121可以具有比第二宽度大约1％和约15％之间的第三宽度。这是实例，并且宽度之间的其它差是可能的。在一些情况下，鳍74上方的栅极堆叠件121的轮廓或形状可以形成为与邻近鳍74的栅极堆叠件121的轮廓或形状不同。在一些情况下，使用蚀刻技术来控制伪栅极94的轮廓形状可以改进栅极介电层118或栅极填充物120的形成。例如，具有类似于图24B的形状的凹槽116可以允许通过栅极填充物120更完全地填充凹槽116，或通过栅极填充物120实现凹槽116的更大间隙填充效率。通过这种方式，可以减小与栅极填充物120相关的工艺缺陷的可能性，并且因此可以改进良率。

在图35A至图35B中，在栅极介电层118和栅极填充物120上方形成硬掩模122。在随后的自对准接触蚀刻步骤期间，硬掩模122可以为栅极间隔件108提供保护，以确保自对准接触件不会将栅极填充物120短路连接至对应的外延源极/漏极区域102。可以通过在一个或多个蚀刻步骤中使栅极介电层118和栅极填充物120凹进来形成硬掩模122。蚀刻步骤可以包括各向异性干蚀刻。例如，蚀刻步骤可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻栅极介电层118和栅极填充物120而不蚀刻栅极间隔件108、CESL 112或ILD114。可以在凹槽中和栅极间隔件108、CESL 112和ILD 114的顶面上形成硬掩模122。然后，可以实施诸如CMP的平坦化工艺，以使硬掩模122的顶面与ILD 114、CESL 112或栅极间隔件108的顶面齐平。硬掩模122可以包括一种或多种氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)层，并且可以通过CVD、PVD、ALD、等离子体增强原子层沉积(PEALD)、旋涂介电工艺等或它们的组合形成。在实施例中，硬掩模122是SiN，并且用ALD工艺沉积。

在图36A至图36B中，在ILD 114和硬掩模122上方沉积ILD 124。在实施例中，ILD124是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD 124由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。

在图37A至图37B中，形成穿过ILD 114、ILD 124、CESL 112和硬掩模122的用于接触件的开口126和128。开口126和128可以同时形成或在单独的工艺中形成。可以使用可接受的光刻和蚀刻技术形成开口126和开口128。在实施例中，在开口128之前形成开口126。

在图38A至图38B中，在开口126和128中形成接触件130和132。在开口126和128中形成衬垫，诸如扩散阻挡层、粘合层等。衬垫可以包括钛、氮化钛、钽、氮化钽等。在衬垫上方的开口126和128中形成导电材料。导电材料可以是铜、铜合金、银、金、钨、铝、镍、钴等。可以实施诸如CMP的平坦化工艺，以从ILD 124的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成接触件130和132。可以实施退火工艺以在外延源极/漏极区域102和接触件130之间的界面处形成硅化物。接触件130物理和电连接至外延源极/漏极区域102，并且接触件132物理和电连接至栅极堆叠件121。虽然接触件132(例如，栅极接触件)示出为与接触件130(例如，源极/漏极接触件)处于相同的截面中，但是应该理解它们可以设置在不同的截面中。在一些情况下，在不同的截面中形成接触件可以有助于避免接触件130和接触件132的短路。

实施例可以实现优势。通过使用多个蚀刻步骤来形成伪栅极并且通过控制每个蚀刻步骤的参数，可以控制伪栅极的轮廓形状。通过控制伪栅极轮廓形状，也可以控制替换栅极堆叠件的轮廓形状。通过这种方式，本文描述的技术可以允许根据特定应用或结构控制栅极堆叠件的轮廓形状以具有特定的轮廓形状。在一些情况下，可以控制伪栅极的轮廓形状以允许改进替换栅极堆叠件的形成。在一些情况下，通过使用本文描述的蚀刻技术，可以形成期望的伪栅极尺寸或轮廓而在伪栅极蚀刻之前不使用单独的修整工艺。在一些情况下，可以控制一个或多个蚀刻步骤的参数以减少工艺缺陷，诸如鳍的点腐蚀或栅极填充物短路。在一些实施例中，本文描述的技术可以用于在器件的形成期间控制其它蚀刻部件的轮廓形状。例如，该技术可以用于在芯轴层(例如，芯轴层56或芯轴层84)的蚀刻期间控制芯轴(例如，芯轴58或芯轴86)的轮廓形状。该技术也可以用于控制开口(诸如接触开口(例如，开口126或开口128))的轮廓形状。

在实施例中，方法包括形成在衬底之上延伸第一高度的半导体鳍，在半导体鳍上方和衬底上方形成伪介电材料，在伪介电材料上方形成伪栅极材料，伪栅极材料在衬底之上延伸第二高度，使用多个蚀刻工艺蚀刻伪栅极材料以形成伪栅极堆叠件，其中，多个蚀刻工艺的每个蚀刻工艺均是不同的蚀刻工艺，其中，伪栅极堆叠件在第一高度处具有第一宽度，并且其中，伪栅极堆叠件在第二高度处具有与第一宽度不同的第二宽度。在实施例中，第二宽度比第一宽度大约2％和约10％之间。在实施例中，多个蚀刻工艺的一个蚀刻工艺包括脉冲等离子体功率，并且多个蚀刻工艺的另一蚀刻工艺包括恒定的等离子体功率。在实施例中，在多个蚀刻工艺的一个蚀刻工艺期间使用钝化气体，并且在多个蚀刻工艺的另一蚀刻工艺期间不使用钝化气体。在实施例中，钝化气体是HBr和O₂的混合物。在实施例中，伪栅极堆叠件在低于第一高度的第三高度处具有第三宽度，并且其中第三宽度与第一宽度不同。在实施例中，该方法也包括去除伪栅极堆叠件以形成开口，并且用替换栅极堆叠件填充开口，其中，替换栅极堆叠件在第一高度处具有第四宽度，并且其中，替换栅极堆叠件在第二高度处具有与第四宽度不同的第五宽度。在实施例中，多个蚀刻工艺的一个蚀刻工艺在伪栅极堆叠件的第一部分中形成第一侧壁斜率，并且多个蚀刻工艺的另一蚀刻工艺在伪栅极堆叠件的第二部分中形成第二侧壁斜率，其中，第二侧壁斜率与第一侧壁斜率不同。在实施例中，伪栅极材料包括硅。

在实施例中，方法包括在衬底上方形成伪栅极层并且在伪栅极层中形成第一开口。形成第一开口包括实施第一等离子体蚀刻工艺，该第一等离子体蚀刻工艺包括具有第一占空比的第一脉冲偏压，第一占空比与在衬底之上的第一高度处的第一期望金属栅极宽度相关，实施第二等离子体蚀刻工艺，第二等离子体蚀刻工艺包括具有第二占空比的第二脉冲偏压，第二占空比与衬底之上的第二高度处的第二期望金属栅极宽度相关，并且实施第三等离子体蚀刻工艺，第三等离子体蚀刻工艺包括具有第三占空比的第三脉冲偏压，第三占空比与在衬底之上的第三高度处的第三期望金属栅极宽度相关。该方法也包括在第一开口中形成介电材料，去除伪栅极层的剩余部分以形成第二开口，以及在第二开口中形成金属栅极，金属栅极具有在衬底之上第一高度处的第一期望金属栅极宽度、在衬底之上的第二高度处的第二期望金属栅极宽度，以及在衬底之上的第三高度处的第三期望金属栅极宽度。在实施例中，伪层包括多晶硅。在实施例中，第一等离子体蚀刻工艺包括与脉冲等离子体生成功率同步的第一脉冲偏压。在实施例中，第一等离子体蚀刻工艺包括使钝化气体流动。在实施例中，第二等离子体蚀刻工艺包括基本恒定的等离子体生成功率。在实施例中，第一等离子体蚀刻工艺蚀刻第一垂直距离，并且第二等离子体蚀刻工艺蚀刻小于第一垂直距离的第二垂直距离。

在实施例中，器件包括在衬底之上突出第一高度的半导体鳍，横跨半导体鳍的栅极堆叠件，栅极堆叠件的第一部分在第一高度处具有第一宽度，栅极堆叠件的第二部分靠近栅极堆叠件的顶面具有与第一宽度不同的第二宽度，并且栅极堆叠件的第三部分靠近栅极堆叠件的底面具有与第一宽度不同的第三宽度，其中，栅极堆叠件的从栅极堆叠件的第一高度延伸至顶面的部分与栅极堆叠件的从栅极堆叠件的第一高度延伸至底面的部分具有不同的侧壁斜率。在实施例中，第二宽度比第一宽度大约2％和约10％之间。在实施例中，第一宽度比第三宽度大约2％和约10％之间。在实施例中，栅极堆叠件的第三部分设置在栅极堆叠件的底面之上约10nm处。在实施例中，栅极堆叠件的第一部分、第二部分和第三部分邻近半导体鳍设置。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。