阅读说明：本技术 存取存储器中的数据 (Accessing data in a memory ) 是由 T·P·芬克拜纳 G·E·胡申 D·L·平尼 于 2018-04-23 设计创作，主要内容包括：本发明包含与存取存储器中的数据相关的设备及方法。一种实例方法包括：响应于接收执行第二操作的请求,将与第一操作相关联的数据存储于第一感测放大器中；及当与所述第一操作相关联的所述数据被存储于所述第一感测放大器中时,执行与一行存储器单元相关联的所述第二操作。(The present disclosure includes apparatus and methods relating to accessing data in a memory. An example method includes: in response to receiving a request to perform a second operation, storing data associated with the first operation in a first sense amplifier; and performing the second operation associated with a row of memory cells when the data associated with the first operation is stored in the first sense amplifier.)

存取存储器中的数据

技术领域

本发明大体上涉及半导体存储器及方法，且更特定来说，涉及与存取存储器中的数据相关的设备及方法。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据(例如主机数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它存储器。非易失性存储器可在未通电时保持经存储数据提供持久性数据，且包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)以及其它存储器。

电子系统通常包含数个处理资源(例如一或多个处理器)，其可检索及执行指令及将经执行指令的结果存储到合适的位置。处理器可包括数个功能单元，例如(举例来说)算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，其可用于通过对数据(例如一或多个操作数)执行操作(例如计算操作)来执行指令。如本文使用，计算操作可为例如布尔运算，例如AND、OR、NOT、NOT、NAND、NOR及XOR及/或可涉及操纵数据的其它操作(例如反转、移位、算术、统计以及许多其它可能操作)。举例来说，功能单元电路可用于经由数个逻辑运算对操作数执行算术运算，例如加法、减法、乘法及除法。例如上文描述的计算操作可与“存储器操作”区分开，“存储器操作”如本文使用可指代不涉及数据操纵的操作(例如，经由通常与处理资源相关联的功能单元)。存储器操作的实例包含数据读取、数据写入及数据刷新操作。

在许多例子中，处理资源(例如，处理器及相关联的功能单元电路)可在存储器阵列外，且数据经由处理资源与存储器阵列之间的总线存取以执行一组指令。处理性能可在存储器中处理(PIM)装置中得到改进，其中处理及/或逻辑资源可内部地实施及/或靠近存储器实施(例如，直接在与存储器阵列相同的芯片上)。存储器中处理(PIM)装置可通过减少及消除外部通信节省时间且还可节约电力。

具体实施方式

本发明包含与存取存储器中的数据相关的设备及方法。一种实例方法包括：响应于接收执行第二操作的请求，将与第一操作相关联的数据存储于第一感测放大器中；及当与所述第一操作相关联的所述数据被存储于所述第一感测放大器中时，执行与存储器单元相关联的所述第二操作。

本发明的实施例可包含与先前方法相比具有各种益处的感测电路。举例来说，与先前方法相比，数个实施例的感测电路可使感测电路能够在执行第一操作时起始执行第二操作而无需完成第一操作。因而，可例如在无需经历与完成第一操作相关联的延时的情况下起始第二操作。因此，当第二操作具有超过第一操作的优先级时，本发明的数个实施例可尤其提供益处，例如在起始第二操作时减少延时。

在本发明的以下详细描述时，参考形成本发明的一部分且通过说明展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例，且可作出过程、电及/或结构变化而不背离本发明的范围。如本文使用，特定来说关于图中的参考元件符号的标示符(例如“N”)指示可包含如此标示的数个特定特征。如本文使用，“数个”特定事物是指此类事物中的一或多者(例如，数个存储器阵列可指代一或多个存储器阵列)。“多个”特定事物希望指代一个以上此类事物。

本文的图遵循编号惯例，其中第一个或前几个数字对应于图号且其余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，150可为图1中的参考元件“50”，且类似元件可在图2中引用为250。如应了解，可新增、置换及/或消除本文各种实施例中所展示的元件以提供本发明的若干额外实施例。另外，如应了解，图中所提供的元件的比例及相对尺度希望说明本发明的某些实施例且不应以限制意义理解。

图1是根据本发明的数个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文使用，存储器装置120、控制器140、存储器阵列130、感测电路150及/或逻辑电路170也可单独地被认为是“设备”。

系统100包含耦合到包含存储器阵列130的存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌面型计算机、数码相机、智能电话或存储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或背板，且可包含数个处理资源(例如一或多个处理器、微处理器等)。

系统100可包含单独集成电路，或主机110与存储器装置120两者可在相同集成电路上。系统100可为例如服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中展示的实例说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可实施于非冯·诺依曼架构中，其可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如CPU、ALU等)。

为了清楚起见，系统100已经简化以集中在与本发明特定相关的特征。存储器阵列130可为例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置于通过存取线(其在本文可称为字线及/或选择线)耦合的行及通过感测线(其在本文可称为数据线及/或数字线)耦合的列中的存储器单元。尽管在图1中展示单个阵列130，但实施例不受限于此。例如，存储器装置120可包含数个阵列130(例如DRAM单元、NAND快闪单元等的数个库)。另外，尽管未展示，多个存储器装置120可经由相应多个存储器通道耦合到主机110。

存储器装置120包含锁存经由总线156通过I/O电路173提供的地址信号的地址电路111。总线156可用作数据总线(例如I/O总线)及地址总线；然而，实施例不限于此。地址信号可通过地址电路111接收并通过行解码器184及列解码器185解码以存取存储器阵列130。可包含异常信息的状态信息可通过包含可包含带外总线157的高速接口(HSI)的状态通道从存储器装置120上的控制器140提供到主机110。带外总线可指代与数据(例如DQ)总线分离的总线。数据可通过使用感测电路150感测数据线上的电压及/或电流变化从存储器阵列130读取。感测电路150可从存储器阵列130读取及锁存一页(例如行)数据。I/O电路173可用于经由总线156与主机110进行双向数据通信。写入电路135可用于将数据写入到存储器阵列130。

控制器140解码由控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令及排序对阵列130的存取以及其它功能。举例来说，执行来自主机110的指令可包含使用对应于感测电路150及/或逻辑170的处理资源执行计算操作，如本文进一步描述。控制器140可包含状态机(例如呈专用集成电路(ASIC)形式的固件及/或硬件)、定序器、控制逻辑及/或某种其它类型的控制电路。在图1A中展示的实例中，控制器140包含寄存器134(例如状态寄存器)，其可存储根据本文描述的数个实施例的状态信息。联合图1B来描述控制器140的一个实例的更详细图。

如下文进一步描述，在数个实施例中，感测电路150可包括数个感测放大器及数个计算组件，其可用作且在本文可称为累加器，且可用于执行各种计算操作(例如，以对与互补感测线相关联的数据执行逻辑运算)。在数个实施例中，对应于计算组件的存储位置(例如锁存器)可用作移位寄存器的级。举例来说，时钟信号可施加于计算组件以将数据从一个计算组件移位到邻近计算组件。

在数个实施例中，感测电路150可用于使用阵列130中存储的数据作为输入执行逻辑运算及将逻辑运算的结果存储回到阵列130而无需经由感测线地址存取传送数据(例如，无需触发列解码信号)。因而，各种计算操作可使用感测电路150且在感测电路150内执行而非由感测电路外的处理资源(例如，通过与主机110相关联的处理器及/或位于装置120上(例如控制器140上或其它地方)的其它处理电路，例如ALU电路)执行(或与其相关联)。

在各种先前方法中，与操作数相关联的数据例如会从存储器经由感测电路读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含数个寄存器且会使用操作数执行计算操作，且结果会经由I/O线被传送回到阵列。相比来说，在本发明的数个实施例中，感测电路150经配置以对存储器阵列130中存储的数据执行逻辑运算且将结果存储回到存储器阵列130而无需启用耦合到感测电路150的I/O线(例如本地I/O线)。

在数个实施例中，感测电路150可与阵列的存储器单元按间距形成。举例来说，存储器阵列的单元可具有特定单元大小(例如4F²或6F²，其中“F”是对应于单元的特征大小)。如下文进一步描述，在数个实施例中，对应于感测电路150的感测组件(例如相应感测放大器及计算组件对)以与阵列的感测线相同的间距形成，且可操作以执行各种计算操作。例如，如果感测线间距是3F，那么感测组件的晶体管可配合于相同3F间距内。相比来说，与各种先前存储器中处理器(PIM)系统的ALU电路相关联的装置(例如逻辑门)可能不能与存储器单元按间距形成，这例如与本发明的数个实施例相比会增加芯片大小。额外逻辑电路170可耦合到感测电路150，及/或额外感测放大器(例如如图2中说明的实施于感测电路250中的第一感测放大器206-1及第二感测放大器206-2)可实施于感测电路150内，且可用于存储(例如，高速缓冲存储及/或缓冲)本文描述的操作的结果。

因而，在数个实施例中，阵列130及感测电路150外的电路无需执行计算操作，这是因为感测电路150可经操作以执行各种计算操作(例如与数学运算相关联的逻辑运算)而无需使用外部处理资源。在数个实施例中，感测电路150可操作为数个1位处理资源，其中耦合到阵列130的相应列的感测组件用作相应1位处理元件。因此，感测电路150可至少在某一程度上用于补充及/或取代外部处理资源，例如主机的ALU电路。

启用I/O线可包含启用(例如接通)晶体管，所述晶体管具有耦合到解码信号(例如列解码信号)的栅极及耦合到I/O线的源极/漏极。然而，实施例不限于在无需启用阵列的列解码线的情况下使用感测电路(例如150)执行逻辑运算。无论本地I/O线是否与经由感测电路150执行逻辑运算相关联地使用，本地I/O线都可经启用以便将结果传送到合适的位置而非传送回到阵列130。

图2是说明根据本发明的数个实施例的感测电路250的示意图。感测电路250可对应于图1中展示的感测电路150。在图2中展示的实例中，存储器单元包含存储元件(例如电容器)及存取装置(例如晶体管)。例如，第一存储器单元包含晶体管202-1及电容器203-1，且第二存储器单元可包含晶体管202-2及电容器203-2等。在此实施例中，存储器阵列230是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，但可使用其它单元配置(例如，每存储器单元具有两个晶体管及两个电容器的2T2C)。

在数个实施例中，存储器单元可破坏性读取存储器单元。当耦合到行的存储器单元是破坏性读取存储器单元时，启用行会破坏存储器单元中存储的数据使得存储器单元中最初存储的数据在读取之后刷新。因而，启用耦合到存储器单元的行以继续执行操作需要在执行另一操作之前刷新数据。因此，当另一操作具有超过正被执行的第一操作的优先级时，经历由于继续执行操作的延时是不合意的。

存储器阵列230的单元可布置于通过存取(字)线204-X(行X)、204-Y(行Y)等耦合的行及通过互补感测线对(例如图2中展示的数字线DIGIT(D)及DIGIT(D)_及图5中展示的DIGIT_(n)及DIGIT(n)_)耦合的列中。对应于每一对互补感测线的个别感测线也可分别称为DIGIT(D)的数字线205-1及DIGIT(D)_的205-2。尽管在图2中仅展示一对互补数字线，但本发明的实施例不限于此，且存储器单元阵列可包含存储器单元及数字线的额外列(例如，4,096、8,192、16,384等)。

尽管行及列说明为彼此正交，但实施例不限于此。举例来说，行及列可以各种其它二维或三维配置相对于彼此定向。

存储器单元可耦合到不同数字线及字线。举例来说，晶体管202-1的第一源极/漏极区可耦合到数字线205-1(D)，晶体管202-1的第二源极/漏极区可耦合到电容器203-1，且晶体管202-1的栅极可耦合到字线204-Y。晶体管202-2的第一源极/漏极区可耦合到数字线205-2(D)_，晶体管202-2的第二源极/漏极区可耦合到电容器203-2，且晶体管202-2的栅极可耦合到字线204-X。如图2中展示的单元板可耦合到电容器203-1及203-2中的每一者。单元板可为可在各种存储器阵列配置中可将参考电压(例如接地)施加到其的共同节点。

根据本发明的数个实施例，存储器阵列230经配置以耦合到感测电路250。在此实施例中，感测电路250包括感测放大器206-1、感测放大器206-2、平衡电路214及对应于存储器单元的相应列的计算组件231(例如，耦合到相应互补数字线对)。感测放大器206-1及感测放大器206-2可耦合到一对互补数字线205-1及205-2。计算组件231可经由通过门207-3及207-4耦合到感测放大器206-2。通过门207-3及207-4的栅极可耦合到操作选择逻辑213。

感测电路250可包含平衡电路214，其可经配置以平衡数字线205-1(D)及205-2(D)_。在此实例中，平衡电路214包括耦合于数字线205-1(D)与205-2(D)_之间的晶体管224。平衡电路214还包括各自具有耦合到平衡电压(例如V_DD/2)的第一源极/漏极区的晶体管225-1及225-2，其中V_DD是与阵列相关联的供应电压。晶体管225-1的第二源极/漏极区可耦合数字线205-1(D)，且晶体管225-2的第二源极/漏极区可耦合数字线205-2(D)_。晶体管224、225-1及225-2的栅极可耦合在一起，且耦合到平衡(EQ)控制信号线226。因而，激活EQ启用晶体管224、225-1及225-2，这会有效地将数字线205-1(D)及205-2(D)_短接在一起且短接到平衡电压(例如V_DD/2)。

感测放大器206-1及感测放大器206-2可包括交叉耦合锁存器，其在本文可称为初级锁存器。在图2中说明的实例中，感测放大器206-1及感测放大器206-2各自分别包括锁存器215-1及215-2，且每一锁存器215-1及215-2包含耦合到一对互补数字线205-1及205-2的四个晶体管。然而，实施例不限于此实例。每一锁存器215-1及215-2可为交叉耦合锁存器(例如一对晶体管的栅极)，例如锁存器215-1的n沟道晶体管(例如NMOS晶体管)227-1及227-2或锁存器215-2的n沟道晶体管227-3及227-4与另一对晶体管的栅极交叉耦合，例如p沟道晶体管(例如锁存器215-1的PMOS晶体管229-1及229-2或锁存器215-2的PMOS晶体管229-3及229-4)。

感测放大器206-2可经操作以存储与由感测放大器206-1执行的操作相关联的数据。举例来说，可在使用感测放大器206-2执行另一操作(例如计算操作)时接收起始操作(例如存储器操作)的请求。在此实例中，感测放大器206-1可经由通过门207-1及207-2与感测放大器206-2隔离。接着，在与计算操作相关联的数据被存储于感测放大器206-2中时，经隔离感测放大器206-1可经启用以起始及执行所请求的存储器操作。在数个实施例中，当感测放大器206-1执行存储器操作时，感测放大器206-2可经由计算组件231继续执行计算操作。

感测放大器206-1可经操作以确定所选择的存储器单元中存储的数据值(例如逻辑状态)。在操作中，当存储器单元被感测(例如读取)时，数字线205-1(D)或205-2(D)_中的一者上的电压将稍微大于数字线205-1(D)或205-2(D)_中的另一者上的电压。ACT信号可被驱动为高，且RNL2*信号可被驱动为低以启用(例如触发)第二感测放大器206-2。具有较低电压的数字线205-1(D)或205-2(D)_将在比PMOS晶体管229-1或229-2中的另一者更大的程度上接通PMOS晶体管229-1或229-2中的一者，借此在比另一数字线205-1(D)或205-2(D)_被驱动为高更大的程度上将具有更高电压的数字线205-1(D)或205-2(D)_驱动为高。

类似地，具有较高电压的数字线205-1(D)或205-2(D)_将在比NMOS晶体管227-1或227-1中的另一者更大的程度上接通NMOS晶体管227-1或227-2中的一者，借此在比另一数字线205-1(D)或205-2(D)_被驱动为低更大的程度上将具有更低电压的数字线205-1(D)或205-2(D)_驱动为低。因此，在较短延迟之后，具有稍微更大的电压的数字线205-1(D)或205-2(D)_通过吸收晶体管被驱动到供应电压V_DD的电压，且另一数字线205-1(D)或205-2(D)_通过吸收晶体管被驱动到参考电压(例如接地)的电压。因此，交叉耦合NMOS晶体管227-1及227-2及PMOS晶体管229-1及229-2用作感测放大器对，其放大数字线205-1(D)或205-2(D)_上的差分电压且操作以锁存从所选择的存储器单元感测的数据值。

实施例不限于图2中说明的感测放大器206-1及感测放大器206-2配置。作为实例，感测放大器206-1及感测放大器206-2可为电流模式感测放大器及单端式感测放大器(例如耦合到一个数字线的感测放大器)。而且，本发明的实施例不限于折叠式数字线架构，例如图2中展示的架构。

感测放大器206-2可结合计算组件231操作以使用来自阵列的数据作为输入执行各种操作。在数个实施例中，操作的结果可被存储回到阵列而无需经由数字线地址存取传送数据(例如，无需触发列解码信号使得数据经由本地I/O线被传送到阵列及感测电路外的电路)。因而，本发明的数个实施例可使能够使用比各种先前方法更少的电力执行操作。另外，因为数个实施例消除对跨本地及全局I/O线及/或外部数据总线传送数据以便(例如在存储器与离散处理器之间)执行计算操作的需要，所以数个实施例可相较于先前方法实现增加的(例如，更快的)处理能力。

在数个实施例中，感测电路250(例如感测放大器206-1、感测放大器206-2及计算组件231)可经操作以执行所选择的操作且最初将结果存储于感测放大器206-1、感测放大器206-2或计算组件231中的一者中而无需经由本地或全局I/O线从感测电路传送数据(例如(举例来说)无需经由激活列解码信号执行感测线地址存取)。

操作选择逻辑213可经配置以包含：通过门逻辑，其用于控制耦合在感测放大器206-2与计算组件231之间未换位的一对互补数字线的通过门；及交换门逻辑，其用于控制耦合在感测放大器206-2与计算组件231之间换位的一对互补数字线的交换门。操作选择逻辑213还可耦合到一对互补数字线205-1及205-2。操作选择逻辑213可经配置以基于所选择的操作控制通过门207-3及207-4。

如图2中展示，计算组件231还可包括锁存器，其在本文可称为次级锁存器264。次级锁存器264可经配置及以类似于上文关于初级锁存器215-2描述的方式的方式操作，除了包含于次级锁存器中的一对交叉耦合p沟道晶体管(例如PMOS晶体管)可使其相应源极耦合到供应电压(例如V_DD)，且次级锁存器的一对交叉耦合n沟道晶体管(例如NMOS晶体管)可其相应源极选择性地耦合到参考电压(例如接地)，使得次级锁存器被连续启用。计算组件231的配置不限于图2中展示的配置，且各种其它实施例是可行的。

图3是说明根据本发明的数个实施例的与存取存储器中的数据相关联的方法360的流程图。方法360与使用包含分别类似于图2中所说明的感测放大器206-2及206-1的第一感测放大器及第二感测放大器的感测电路执行数个操作相关联。在步骤361，方法360包含在执行第一操作时接收执行第二操作的请求。在各种实施例中，可从主机(例如(例如)主机110)请求第二操作使得执行第二操作涉及经由高速接口(HSI)的数据传送而第一操作可与采用计算组件(例如计算组件231)的数个逻辑运算相关联。举例来说，从主机接收到的请求(例如，第一操作)可被给予超过独立于主机执行的操作的优先级，使得从主机接收到的请求可在无需完成独立于主机执行的操作的情况下执行。

在步骤362，方法360包含隔离第一放大器与第二感测放大器。如联合图2所说明，第二感测放大器可与第一感测放大器隔离，例如，经由第一感测放大器与第二感测放大器之间的通过门。在数个实施例中，与第一操作相关联的数据可在隔离第一放大器与第二放大器之前存储于第一感测放大器中。

在步骤366，方法360包含平衡耦合到行的对应列例如以执行第二操作。在数个实施例中，可平衡对应列而不会经历非所要的延时。举例来说，与第一操作相关联的数据无需在起始第二操作之前存储回存储器单元阵列中。在步骤367，方法360包含响应于对应列被启用而起始第二操作。在步骤368，方法360包含在与第一操作相关联的数据被存储于第一感测放大器中时执行第二操作。在步骤369，方法360包含在由第二放大器执行第二操作时由第一放大器继续第一操作。举例来说，与第二放大器隔离的第一放大器可在第二放大器执行第二操作时独立于第二放大器继续执行第一操作。因而，两个操作(例如第一及第二操作)可由相应感测放大器同时执行而无需等待操作中的一者完成。在数个实施例中，方法360还可包含响应于完成第一操作而将与第一操作相关联的数据存储回到存储器单元阵列。

图4A说明与使用感测电路执行数个操作相关联的时序图。尽管联合图4A描述的存储器单元不限于特定类型的存储器单元，但图4A中的存储器单元可为如联合图2所说明的破坏性存储器单元。第一时间间隔471(例如，从时间t₁到时间t₂)表示行地址选通(RAS)到列地址选通(CAS)延迟(例如tRCD)。作为实例，在时间t₁，控制器(例如控制器140)在执行另一操作时接收执行操作的请求(例如，从主机请求)。为了在起始所请求的操作之前完成另一操作(例如，将与另一操作相关联的结果存储回于阵列中)，控制器经配置以控制感测电路(例如感测电路250)发送行地址选通(RAS)信号以启用一行存储器单元。举例来说，行492在时间t₁启用(例如，波形492在时间t₁“开启”)，如图4中说明。

在启用一行存储器单元之后，控制器进一步经配置以控制感测电路发送列地址选通(CAS)信号以启用对应列(例如耦合到行的列)。举例来说，对应列493在时间t₂启用(例如，波形493在时间t₂“开启”)，如图4中说明。因而，第一时间间隔471表示一时间(例如数个时钟循环)，在所述时间期间，耦合到对应存储器单元的行及列被循序地启用以完成另一操作。实际上，tRCD 471可为15ns，但时间间隔471可取决于各种类型的存储器装置而改变。

第二时间间隔472(例如从时间t₂到时间t₃)可表示写入恢复时间(例如tWR)。作为实例，在时间t₂，控制器起始执行与完成另一操作相关联的命令。举例来说，对应命令可为写入命令494(例如，波形494从时间t₂到时间t₃“开启”)。写入命令可经执行以将与所请求操作相关联的数据存储到耦合到行的存储器单元及/或刷新先前存储于在时间t₂启用的所述行的破坏性存储器单元中的数据，使得由于启用所述行而破坏的数据在存储器单元中刷新。因而，第二时间间隔472表示一时间(例如数个时钟循环)，在所述时间期间，执行与另一操作相关联的命令。实际上，tWR 472可为15ns，但时间间隔472可取决于各种类型的存储器装置而改变。

第三时间间隔474(例如从时间t₃到时间t₄)可表示预充电时间(例如tRP)，其中平衡对应列。作为实例，在时间t₃，控制器起始执行预充电命令(例如，波形495从时间t₃到时间t₄“开启”)，且在执行(例如完成)另一操作时启用的对应列在t₄处平衡。因而，第三时间间隔474表示一时间(例如数个时钟循环)，在所述时间期间平衡对应列。实际上，tRP 474可为15ns。因而，存储器装置在起始所请求操作之前等待45ns(例如，tRCD471+tWR 472+tRP474)。

图4B说明根据本发明的数个实施例的与使用感测电路执行数个操作相关联的时序图。在本发明的数个实施例中，感测电路可包含第一感测放大器及第二感测放大器。如图4A中说明，联合图4B所描述的存储器单元可为破坏性存储器单元。

在此实例中，执行操作的请求(例如从主机请求)可例如在执行另一操作时(例如，在启用与时间t₁处的另一操作相关联的行及对应列时)从时间t₁到时间t₂接收。举例来说，在第一时间间隔491期间，与另一操作相关联的行可在t₁启用(例如，波形496-1在时间t₁“开启”)，且对应列(例如耦合到行的列)可在t₂启用(例如，波形499-1在时间t₂“开启”)。响应于接收被给予高于另一操作的优先级的请求，第一感测放大器同样也可在第一时间间隔491-1期间启用，且与另一操作相关联的数据可存储于第一感测放大器中。因而，第一时间间隔491表示一时间，在所述时间期间，行及对应列被循序地启用以执行另一操作，且第一感测放大器被启用。

为了减小在执行所请求操作时的延时，预充电命令可在第一时间间隔之后执行而无需将与另一操作相关联的数据存储(例如写入)于所述行的存储器单元中。举例来说，在第二时间间隔497期间(例如从时间t₂到时间t₃的tRP 497-1)，可执行预充电命令(例如，波形498从时间t₂到时间t₃“开启”)，且在t₃处平衡对应列。举例来说，tRP 497可为15ns。因而，存储器装置在于t₃处起始所请求操作之前等待30ns(例如，tRCD 491+tRP497)。

一旦对应列在t₃处平衡，就可起始所请求操作。举例来说，与所请求操作相关联的行及对应列可在第三时间间隔期间(例如从t₃到t₄的tRCD 491-2)被启用(例如，波形496-2从时间t₃到时间t₆“开启”，且波形499-2从时间t₄到时间t₆“开启”)。一旦行及对应列在t₄处启用，就可执行对应写入命令(例如，波形465从时间t₄到时间t₅“开启”)使得与所请求操作相关联的数据存储于所述行的存储器单元中(例如从t₄到t₅的tWR 463)。一旦对应写入命令在第四时间间隔期间(例如tWR 463)执行，就可在第五间隔497-2期间执行预充电命令(例如，波形498从时间t₅到时间t₆“开启”)，使得对应列在t₆处平衡。尽管实施例不限于此，但行496-1与对应列499-1可为分别通过命令496-2及499-2启用的相同行及/或对应列。

不同于图4A中的感测电路，图4B中的感测电路为了起始所请求操作不会等待直到另一操作完成。相比来说，所请求操作可被起始而不会经历与完成另一操作相关联的延时。例如，在数个实施例中可避免延时(例如图4A中所说明的tWR 472)。因而，与在起始所请求操作之前可包含45ns的延时的图4A中的感测电路相比，图4B中的感测电路可包含30ns的延时。

图5是说明根据本发明的数个实施例的感测电路的示意图。图5说明各自包括耦合到对应感测放大器506及计算组件535的一对互补感测线505-1及505-2的阵列的数个列。计算组件535可经由通过门507-3及507-4耦合到感测放大器506。图5中展示的感测放大器506可对应于图2中展示的第一感测放大器206-1及/或第二感测放大器206。举例来说，图5中展示的感测电路可对应于图1中展示的感测电路150。图5中展示的逻辑运算选择逻辑513可对应于图2中展示的逻辑运算选择逻辑213。

通过门507-3及507-4的栅极可受逻辑运算选择逻辑信号Pass控制。举例来说，逻辑运算选择逻辑的输出可耦合到通过门507-3及507-4的栅极。计算组件535可锁存相应数据值，且可经由数据值的移位(例如，右移及/或左移)操作作为移位寄存器。

作为实例，计算组件535可包括经配置以向左及/或向右移位数据值的移位寄存器的相应级(例如移位单元)。举例来说，如图5中说明，移位寄存器的每一计算组件535(例如，级)包括一对右移晶体管581及586、一对左移晶体管589及590及一对反相器587及588。信号PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L可施加于相应控制线582、583、541及543以根据本文描述的实施例与执行逻辑运算及/或移位数据相关联地启用/停用对应计算组件535的锁存器上的反馈。

图5中展示的感测电路还展示耦合到数个逻辑选择控制输入控制线(包含ISO、TF、TT、FT及FF)的逻辑运算选择逻辑513。从多个逻辑运算选择逻辑运算是从逻辑选择控制输入控制线上的逻辑选择控制信号的条件以及当隔离晶体管550-1及550-2经由被断言的ISO控制信号启用时的一对互补感测线505-1及505-2上存在的数据值确定。

根据各种实施例，逻辑运算选择逻辑513可包含四个逻辑选择晶体管：耦合于交换晶体管542的栅极与TF信号控制线之间的逻辑选择晶体管562、耦合于通过门507-3及507-4的栅极与TT信号控制线之间的逻辑选择晶体管552、耦合于通过门507-3及507-4的栅极与FT信号控制线之间的逻辑选择晶体管554及耦合于交换晶体管542的栅极与FF信号控制线之间的逻辑选择晶体管564。逻辑选择晶体管562及552的栅极通过隔离晶体管550-1(具有耦合到ISO信号控制线的栅极)耦合到真感测线。逻辑选择晶体管564及554的栅极通过隔离晶体管550-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线。

一对互补感测线505-1及505-2上存在的数据值可经由通过门507-3及507-4被加载到计算组件535中。当通过门507-3及507-4打开(例如，传导)时，一对互补感测线505-1及505-2上的数据值被传递到计算组件535(例如，加载到移位寄存器中)。一对互补感测线505-1及505-2上的数据值可为当感测放大器被触发时存储于感测放大器506中的数据值。逻辑运算选择逻辑信号Pass是高的以打开通过门507-3及507-4。

ISO、TF、TT、FT及FF控制信号可操作以基于感测放大器506中的数据值(“B”)及计算组件535中的数据值(“A”)选择要实施的逻辑功能。特定来说，ISO、TF、TT、FT及FF控制信号经配置以独立于一对互补感测线505-1及505-2上存在的数据值选择要实施的逻辑功能(尽管经实施逻辑运算的结果可取决于一对互补感测线505-1及505-2上存在的数据值)。也就是说，ISO、TF、TT、FT及FF控制信号直接选择要实施的逻辑运算，这是因为一对互补感测线505-1及505-2上存在的数据值不会被传递通过逻辑以操作通过门507-3及507-4的栅极。

另外，图5展示经配置以在感测放大器506与计算组件535之间交换一对互补感测线505-1及505-2的定向的交换晶体管542。当交换晶体管542打开时，交换晶体管542的感测放大器506侧上的一对互补感测线505-1及505-2上的数据值相反地耦合到交换晶体管542的计算组件535侧上的一对互补感测线505-1及505-2，且借此加载到计算组件535的可加载移位寄存器中。

逻辑运算选择逻辑信号Pass可经激活(例如，为高)以在ISO控制信号线被激活且TT控制信号被激活(例如，为高)及真感测线上的数据值是“1”或FT控制信号被激活(例如，为高)及互补感测线上的数据值是“1”时打开通过门507-3及507-4。

真感测线上的数据值是“1”打开逻辑选择晶体管552及562。互补感测线上的数据值是“1”打开逻辑选择晶体管554及564。如果ISO控制信号或相应TT/FT控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极耦合到其的感测线)上的数据值不为高，那么通过门507-3及507-4将不会被特定逻辑选择晶体管打开。

逻辑运算选择逻辑信号Pass*可被激活(例如，为高)以在ISO控制信号线被激活且TF控制信号被激活(例如，为高)及真感测线上的数据值是“1”或FF控制信号被激活(例如，为高)及互补感测线上的数据值是“1”时打开交换晶体管542(例如，传导)。如果相应控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极耦合到其的感测线)上的数据值不为高，那么交换晶体管542将不会被特定逻辑选择晶体管打开。

Pass*控制信号不一定与Pass控制信号互补。Pass及Pass*控制信号两者同时被激活或同时被取消激活是可能的。然而，同时激活Pass及Pass*控制信号两者会将一对互补感测线短接在一起。

图5中说明的感测电路经配置以直接从四个逻辑选择控制信号选择要实施的多个逻辑运算中的一者(例如，逻辑运算选择不取决于一对互补感测线上存在的数据值)。逻辑选择控制信号的一些组合可致使同时打开通过门507-3及507-4及交换晶体管542两者，这会将一对互补感测线505-1及505-2短接在一起。根据本发明的数个实施例，可由图5中说明的感测电路实施的逻辑运算可为在图6中展示的逻辑表中概述的逻辑运算。

图6是说明根据本发明的数个实施例的可由感测电路(例如图5中展示的感测电路)实施的可选逻辑运算结果的逻辑表。四个逻辑选择控制信号(例如，TF、TT、FT及FF)连同互补感测线上存在的特定数据值可用于选择要实施的涉及存储于感测放大器506及计算组件535中的起始数据值的多个逻辑运算中的一者。四个控制信号连同互补感测线上存在的特定数据值控制通过门507-3及507-4及交换晶体管542的状态，这又会影响触发之前/之后计算组件535及/或感测放大器506中的数据值。可选择地控制交换晶体管542的状态的能力有利于实施涉及逆数据值(例如，逆操作数及/或逆结果)以及其它的逻辑运算。

图6中说明的逻辑表6-1展示存储于列644中展示的计算组件535中的起始数据值(“A”)及存储于列645中展示的感测放大器506中的起始数据值(“B”)。起始数据值(“B”可存储于感测放大器506(例如，图2中所说明的第一感测放大器206-1或第二感测放大器206-2)中的一者中)。逻辑表6-1中的其它3列标头是指通过门507-3及507-4及交换晶体管542的状态，其可取决于四个逻辑选择控制信号(例如、TF、TT、FT及FF)的状态连同一对互补感测线505-1及505-2上的特定数据值分别被控制为打开(例如传导)或关闭(例如不传导)。“NOTOPEN”列对应于通过门507-3及507-4及交换晶体管542两者都处于非传导条件中，“OPENTRUE”对应于通过门507-3及507-4处于传导条件中，且“OPEN INVERT”对应于交换晶体管542处于传导条件中。对应于通过门507-3及507-4及交换晶体管542两者都处于传导条件中的配置未在逻辑表6-1中反映，这是因为这会导致感测线被短接在一起。

经由通过门507-3及507-4及交换晶体管542的选择控制，逻辑表6-1的上部的三个列中的每一者可与逻辑表6-1的下部的三个列中的每一者组合以提供3x 3＝9种不同结果组合，其对应于九种不同逻辑运算，如由675处展示的各种连接路径指示。可由感测电路(例如图1A中的150)实施的九种不同可选逻辑运算在图6中说明的逻辑表6-2中概述，包含XOR逻辑运算。

图6中说明的逻辑表6-2的列展示包含逻辑选择控制信号(FF、FT、TF及TT)的状态的标头680。举例来说，第一逻辑选择控制信号的状态在行676中提供，第二逻辑选择控制信号的状态在行677中提供，第三逻辑选择控制信号的状态在行678中提供，且第四逻辑选择控制信号的状态在行679中提供。对应于结果的特定逻辑运算在行647中概述。

尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明希望涵盖本发明的一或多个实施例的调适或变化。应理解，已以说明而非限制方式进行以上描述。所属领域的技术人员将在审阅以上描述之后明白上述实施例的组合及未在本文中具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及此权利要求书有权涵盖的等效物的全部范围来确定本发明的一或多个实施例的范围。

在前述具体实施方式中，为了简化本发明而将一些特征一起分组于单个实施例中。本发明的方法不应被解译为反映本发明的揭示实施例必须使用比每一权利要求中明确叙述的特征多的特征的意图。确切来说，如所附权利要求书所反映，发明标的物置于单个揭示实施例的非全部特征中。因此，所附权利要求书特此并入到实施方式中，其中每一权利要求独自作为单独实施例。