本发明属于集成电路技术领域,具体的说是涉及一种适用于差分SRAM存储单元的存算一体化存储阵列结构。本发明通过在传统SRAM存储阵列电路基础上将读写位线分为BL、BLB和RBL、RBLB两组,并且增加两根读字线RWL和RWLB加载反相输入信号,从而实现了在SRAM存储阵列内进行二值点积运算。

提供了一种操作集成电路的方法,包括将数据写入第一存储器单元阵列中的每个存储器单元、给集成电路断电、给集成电路上电、响应于给集成电路上电,从第一存储器单元阵列中的每个存储器单元读取数据,以及响应于从第一存储器单元阵列中的每个存储器单元读取数据,确定是否允许集成电路的认证操作。还提供了一种集成电路,包括第一存储器单元阵列。

一种存储器设备,包括：存储器区域,具有第一存储器块和第二存储器块；和控制逻辑,被配置为在第一模式和第二模式下控制第一存储器块和第二存储器块,其中在第一模式下,只有针对第一存储器块的控制操作是可执行的,而在第二模式下,针对第一存储器块和第二存储器块的控制操作是可执行的,其中控制逻辑对在第一模式下对第二存储器块进行的访问的次数进行计数,并将访问次数作为扫描数据存储在第二存储器块中。

一种静态随机存取存储器(SRAM)架构包括：被耦合在第一位线与第一互补位线之间的第一列SRAM单元,以及用于第一列的第一写入电路。第一写入电路包括第一锁存器,该第一锁存器接收第一输入数据并且向第一位线和第一互补位线提供互补输出。第一写入电路具有驱动第一位线和第一互补位线的可锁存输出状态,并且如果所接收的第一输入数据的状态在连续写入操作之间没有发生改变,则可锁存输出状态在连续写入操作之间没有发生改变；但是如果所接收的第一输入数据的状态在连续写入操作之间发生改变,则可锁存输出状态在连续写入操作之间确实发生改变。

本发明总体上涉及半导体存储器领域,并且具体地涉及包括静态随机存取存储器(SRAM)位单元(100)的存储器单元。通过在读取存取或写入存取以及空闲状态期间将读取存取晶体管端子连接到GND或VDD来减少读取路径中的泄漏电流。SRAM单元反相器在大小上可以是不对称的。存储器可以包括各种升压电路,以允许对有区别的电源电压的低压操作或应用。

本申请涉及一种具有改进的抗亚稳态性的DDR5四相产生器。一种多相时钟产生器具有一组晶体管、第一锁存器和第二锁存器。所述一组晶体管可布置成感测放大器锁存器架构,其中所述一组晶体管包含第一反相器和第二反相器。所述第一反相器可提供第一相位数据选通信号,且所述第二反相器可提供第二相位数据选通信号。所述第一锁存器和所述第二锁存器耦合到所述一组晶体管。所述一组晶体管可在所述第一反相器处接收电流的第一部分,并在所述第二反相器处接收电流的第二部分。所述一组晶体管可响应于所述第一部分大于所述第二部分而放大电流的所述第一部分。所述一组晶体管还可使用所述放大的第一部分驱动所述第一相位数据选通信号。

本发明涉及一种减少二极管选通阵列寄生漏电的偏置方法,所述二极管阵列包括十字交叉的至少两根位线和至少两根字线,所述位线和字线的交叉点处设置有二极管,对多根相邻位线施加选通信号,其他位线接地,将选通单元所在的字线接地,并对其他字线施加一个大于操作电压且小于二极管反向击穿电压的电压V-(p),其中,所述选通单元位于同一根字线上。本发明能够减少阵列寄生漏电,同时提高存储单元可靠性。

本申请提供存算一体式智能芯片、控制方法及控制器,本发明中,所述存算一体式智能芯片具有标准的存储总线接口,这些存储总线接口在系统升级时非常容易挂载到处理器的外部总线上,使用时不需要对系统做特别大的改动；该智能芯片内包含一个存算一体阵列区,能够通过模拟信号电路实现人工神经网络的计算加速；智能芯片能够将存储总线传送的访问指令转换为存算一体阵列区的配置读写指令、训练/预测计算的控制指令和,处理器与存储器的协同运行符合目前最基本的冯诺依曼架构,相比处理器与计算加速芯片的异构计算协同架构来说,更容易实现；无需改造基础操作系统；能够充分利用其非易失特性,无论是实现多进程共享,还是实现数据在不同前端节点中的远程共享或迁移,都十分方便。

本发明提供一种动态钳位存内计算电路、存储器以及电子设备,包括计算阵列、模数转换器、钳位晶体管组、钳位控制器、位线、源线以及多条字线；计算阵列包括多个单元,每个单元包括晶体管与存储器,存储器的一个电极与晶体管的漏极相连,另一个电极与位线相连,晶体管的源极与源线相连,晶体管的栅极与字线相连；模数转换器与位线相连,用于得到位线电压；钳位晶体管组包括多个并联的钳位晶体管,钳位晶体管的源极与位线相连,钳位晶体管的漏极接地,钳位晶体管的栅极与钳位控制器相连；钳位控制器用于根据多条字线中开启的字线的数量,控制导通的钳位晶体管的数量。本发明可以降低硬件开销,减小位线上的电流,并将位线电压控制在预定范围内。

提供了一种非易失性存储器设备和操作方法。非易失性存储器设备包括：存储器单元阵列,包括多个平面,每个平面包括多个存储器块；地址解码器,连接到存储器单元阵列；电压生成器,被配置为向地址解码器施加操作电压；页缓冲器电路,包括与每个平面相对应的页缓冲器；数据输入/输出电路,连接到被配置为输入和输出数据的页缓冲器电路；以及控制单元,被配置为控制地址解码器、电压生成器、页缓冲器电路和数据输入/输出电路的操作,其中,控制单元被配置为通过检查访问地址的存储器块是否是坏块来在多操作或单一操作中操作。