阅读说明：本技术 一种基于fpga的采样率转换方法、装置及数模转换方法、装置 (A kind of sampling rate converting method based on FPGA, device and digital-analog convertion method, device ) 是由 马效波 刘学毅 成丹 闫峥 袁野 于 2019-08-30 设计创作，主要内容包括：本申请提供了一种基于FPGA的采样率转换方法、装置及数模转换方法、装置。所述基于FPGA的采样率转换方法包括：获取符号速率参数；获取基带数据；获取固定的上采样倍数；根据符号速率参数生成时钟芯片配置信息,其中,不同的符号速率参数生成不同的时钟芯片配置信息；根据所述时钟芯片配置信息生成工作时钟,并向数模转换器发送所述工作时钟,其中,不同的时钟芯片配置信息生成不同的工作时钟；根据工作时钟以及固定的上采样倍数,对所述基带数据进行采样率转换处理,从而获取滤波器输出数据；向所述数模转换器发送所述滤波器输出数据。本申请的基于FPGA的采样率转换方法能够简化采样率转换模块设计,极大降低FPGA资源需求。(This application provides a kind of sampling rate converting method based on FPGA, device and digital-analog convertion methods, device.The sampling rate converting method based on FPGA includes: to obtain character rate parameter；Obtain base band data；Obtain fixed up-sampling multiple；Clock chip configuration information is generated according to character rate parameter, wherein different character rate parameters generates different clock chip configuration informations；Work clock is generated according to the clock chip configuration information, and sends the work clock to digital analog converter, wherein different clock chip configuration informations generate different work clocks；According to work clock and the up-sampling multiple of fixation, sample rate conversion process is carried out to the base band data, to obtain filter output data；The filter output data is sent to the digital analog converter.The sampling rate converting method based on FPGA of the application can simplify sample rate conversion module design, greatly reduce FPGA resource demand.)

一种基于FPGA的采样率转换方法、装置及数模转换方法、装置

技术领域

本申请涉及通信技术领域，特别涉及一种基于FPGA的采样率转换方法、基于FPGA的采样率转换装置以及数模转换方法、数模转换装置。

背景技术

近年，通信领域涌现出许多协议标准以满足不同的应用场景，推动了软件定义无线电(Software Defined Radio，SDR)实现架构的发展，软件定义无线电的主旨思想是物理层信号处理任务尽量采用软件实现，功能改动及升级不涉及硬件更改，只需更新软件。硬件平台包括DSP芯片、硬件加速FPGA芯片、模数转换器(ADC芯片)或数模转换器(DAC芯片)等；同一硬件平台通过软件实现最多种类的通信协议、空口接口和应用场景。

采样率转换是软件无线电架构关键技术之一，基于FPGA芯片实现，广泛应用于通信发射机载波调制中。对于不同的应用场景和不同的符号速率要求，采样率转换可将多种符号速率变换至同一个采样频率，且保留原始信号有用信息；这种传统实现方式对于数字上变频调制通道来讲，***时钟芯片只需提供单频率的时钟信号即可满足多种符号速率配置需求，且***硬件电路无需做更改，方便设计开发工作，缩短了项目周期，充分发挥了软件无线电架构的优势。

但基于FPGA芯片的采样率转换模块设计，尤其当符号速率种类数量巨大时，模块级联滤波器种类、数量及级数复杂，导致FPGA资源需求大，且存在部分符号速率无法准确实现连续帧每帧处理时间一致的弊端。

因此，希望有一种技术方案来克服或至少减轻现有技术的至少一个上述缺陷。

申请内容

本申请目的在于提供一种基于FPGA的采样率转换方法来克服或至少减轻现有技术的至少一个上述缺陷。

为实现上述目的，本申请提供一种基于FPGA的采样率转换方法，所述基于FPGA的采样率转换方法包括：获取符号速率参数；获取基带数据；获取固定的上采样倍数；根据符号速率参数生成工作时钟，并向数模转换器发送所述工作时钟，其中，不同的符号速率参数生成的工作时钟不同；根据工作时钟以及固定的上采样倍数，对所述基带数据进行采样率转换处理，从而获取滤波器输出数据；向所述数模转换器发送所述滤波器输出数据。

可选地，所述根据符号速率参数生成工作时钟包括：

根据所述符号速率参数生成时钟芯片配置信息；

根据所述时钟芯片配置信息，生成所述工作时钟。

可选地，所述根据所述符号速率参数生成时钟芯片配置信息包括：

预设各符号速率对应的时钟芯片配置信息；

根据所述符号速率生成与所述符号速率对应的时钟芯片配置信息。

可选地，所述根据所述符号速率参数生成时钟芯片配置信息包括：

根据所述获取的所述符号速率，计算出该所述符号速率的时钟芯片配置信息。

可选地，所述向所述数模转换器发送所述滤波器输出数据包括：

向所述数模转换器发送经过延时调整后的所述滤波器输出数据。

本申请还提供了一种基于FPGA的采样率转换装置，所述基于FPGA的采样率转换装置包括：

符号速率获取模块，所述符号速率获取模块用于获取符号速率参数；

基带数据获取模块，所述基带数据获取模块用于获取基带数据；

上采样倍数获取模块，所述上采样倍数获取模块用于获取固定的上采样倍数；

工作时钟模块，所述工作时钟生成模块用于根据符号速率参数生成工作时钟，其中，不同的符号速率参数生成的工作时钟不同；；

工作时钟发送模块，所述工作时钟发送模块用于向数模转换器发送所述工作时钟；

采样率转换模块，所述采样率转换模块用于根据工作时钟以及固定的上采样倍数，对所述基带数据进行采样率转换处理，从而获取滤波器输出数据；

数据输出模块，所述数据输出模块用于向所述数模转换器发送所述滤波器输出数据。

可选地，所述工作时钟模块包括：

配置模块，所述配置信息模块用于根据所述符号速率参数生成时钟芯片配置信息；

时钟生成模块，所述时钟生成模块用于根据所述时钟芯片配置信息，生成所述工作时钟。

可选地，所述时钟芯片配置信息生成模块包括：

预设模块，所述预设模块用于预设各符号速率对应的时钟芯片配置信息；

时钟芯片配置信息生成模块，所述时钟芯片配置信息生成模块用于根据所述符号速率生成与所述符号速率对应的时钟芯片配置信息。

可选地，所述时钟芯片配置信息生成模块包括：

计算模块，所述计算模块用于根据所述获取的所述符号速率，计算出该所述符号速率的时钟芯片配置信息。

可选地，延时调整模块，所述延时调整模块用于对所述滤波器输出数据进行延时调整。

本申请还提供了一种数模转换方法，所述数模转换方法包括：采用如上所述的基于FPGA的采样率转换方法获取滤波器输出数据以及工作时钟；根据所述工作时钟，将所述滤波器输出数据进行数模转换，从而形成模拟信号。

本申请还提供了一种数模转换装置，所述数模转换装置包括如权上所述的基于FPGA的采样率转换装置以及数模转换器；其中，

所述基于FPGA的采样率转换装置采用上所述的基于FPGA的采样率转换方法获取滤波器输出数据以及工作时钟；

所述数模转换器用于根据所述工作时钟，将所述滤波器输出数据进行数模转换，从而形成模拟信号。

本申请的基于FPGA的采样率转换方法能够简化采样率转换模块设计，极大降低FPGA资源需求，每种符号速率下连续帧每帧处理时间是时钟周期的整数倍且相同，更适用于TDMA通信的时间同步系统，FPGA资源需求降低对终端产品意义重大。

具体实施方式

为使本申请实施的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制。

图1是根据本申请第一实施例的基于FPGA的采样率转换方法的流程示意图。图2是图1所示的基于FPGA的采样率转换装置的结构示意图。

如图1所示的基于FPGA的采样率转换方法包括：

步骤101：获取符号速率参数；

步骤102：获取基带数据；

步骤103：获取固定的上采样倍数；

步骤104：根据符号速率参数生成时钟芯片配置信息，其中，不同的符号速率参数生成不同的时钟芯片配置信息；

步骤105：根据所述时钟芯片配置信息生成工作时钟，并向数模转换器发送所述工作时钟，其中，不同的时钟芯片配置信息生成不同的工作时钟；

步骤106：根据工作时钟以及固定的上采样倍数，对基带数据进行采样率转换处理，从而获取滤波器输出数据；

步骤107：向数模转换器发送滤波器输出数据。

在本实施例中，步骤106：根据工作时钟以及固定的上采样倍数，对基带数据进行采样率转换处理，从而获取滤波器输出数据具体为：

根据工作时钟以及固定的上采样倍数，对所述基带数据进行采样率转换，由滤波器组对输入的基带数据按上采样倍数进行内插处理，从而获取采样率转换完成后的滤波器输出数据。

可以理解的是，上述的步骤101至103之间，先执行哪一步均可。

本申请的基于FPGA的采样率转换方法能够简化采样率转换模块设计，极大降低FPGA资源需求，每种符号速率下连续帧每帧处理时间是时钟周期的整数倍且相同，更适用于TDMA通信的时间同步系统，FPGA资源需求降低对终端产品意义重大。

本申请的基于FPGA的采样率转换方法采用固定的上采样倍数，针对不同符号速率，通过变换工作时钟达到速率匹配的功能。

数学表达式如下：

F_S＝SR*N 式1

其中F_S表示采样率转换模块和数模转换模块的工作频率，SR表示符号速率，N表示固定的上采样倍数。随着系统的符号速率变化，固定上采样倍数，采样时钟成倍的变化，就可以维持系统速率平衡，完成采样率转换功能。

采用切换不同的工作时钟实现采样率转换功能的方式，可简化FPGA芯片采样率转换模块设计，只需实现一种固定的上采样倍数，不需要实现多种上采样倍数，不需要随符号速率不同可配置上采样倍数的功能，不需要考虑因不同符号速率对应的硬件架构不同导致的功率不一致性问题，从三个方面降低了设计难度，极大的降低了FPGA资源消耗。

本技术方案实现采样率转换功能，可以精确控制以FPGA内部时钟周期为单位的帧处理时间，FPGA模块内部计时单位是时钟周期，对于采样模块的每一帧数据处理时间，因上采样倍数固定，所以每帧处理时间固定且可准确用FPGA模块的工作时钟周期表示，较传统固定工作时钟的实现方式，此方案的时间精度更高，只取决于外部时钟芯片输出时钟精度，整体处理方式简单，更适用于TDMA通信模式的时间同步系统。

在本实施例中，步骤104：根据符号速率参数生成时钟芯片配置信息包括：

预设各符号速率对应的时钟芯片配置信息；

根据符号速率生成与符号速率对应的时钟芯片配置信息。

在一个备选实施例中，根据符号速率参数生成时钟芯片配置信息包括：

根据获取的符号速率，计算出该符号速率的时钟芯片配置信息。

采用计算的方式适用于具有规律性可循的时钟模块，优点是节约存储资源。

举例来说，假设时钟芯片为AD9517，芯片的参考时钟为10MHz。获取的符号速率参数为14MSPS，获取的上采样倍数为12。

所需结果：需要时钟芯片输出14*12＝168MHz时钟的配置信息。

可以知道的是，输出时钟频率由R、P、B、Div1、Div2、Div3共6个参数决定：

其中f_VCO是内部VCO频率，f_REF是芯片的参考时钟10MHz。f_OUT是芯片输出时钟168MHz，通过迭代计算，可得到如下结果符合表达式1.1。

f_VCO＝2688MHz，R＝10，P＝32，B＝84，Div1＝2，Div2＝2，Div3＝4。

生成的最终配置参数为：

R：寄存器地址0x11数据＝0x0A，地址0x12＝0x00

P：地址0x16＝0x05

B：地址0x14＝0x54，地址0x15＝0x00

Div1：地址0x1E0＝0x00

Div2：地址0x199＝0x00

Div3：地址0x19B＝0x11

说明：芯片的配置芯片，一般是给芯片寄存器写入数据，这儿需要寄存器地址和写入数据，如本例中的P参数写入，是在芯片地址为0x16的寄存器上写入数据0x05。

可以理解的是，不同的时钟模块的算法不同，可以根据需要自行设定。

在本实施例中，向数模转换器发送滤波器输出数据包括：

向数模转换器发送经过延时调整后的滤波器输出数据。

通过延迟调整器进行延迟调整，能够调整FPGA模块输出数据链路延迟，以满足后级数模转换模块正确采样接收数据，因每种符号速率对应的工作频率不同，FPGA模块数模转换模块之间的延迟无法满足所有工作频率的时序要求，延迟调整器采用添加OutputDelay Element、调整时钟相位等方法，调整部分符号速率输出数据的时序。

参见图2，本申请还提供了一种基于FPGA的采样率转换装置，所述基于FPGA的采样率转换装置包括FPGA模块以及工作时钟模块，其中，

FPGA模块用于获取符号速率参数、获取基带数据、获取固定的上采样倍数、用于根据符号速率参数生成时钟芯片配置信息，其中，不同的符号速率参数生成不同的时钟芯片配置信息；

工作时钟模块用于根据时钟芯片配置信息生成工作时钟，其中，不同的时钟芯片配置信息生成不同的工作时钟；

FPGA模块还用于根据工作时钟以及固定的上采样倍数，对基带数据进行采样率转换处理，从而获取滤波器输出数据；用于向数模转换器发送滤波器输出数据；

FPGA模块或工作时钟模块还用于向数模转换器发送工作时钟。

在本实施例中，工作时钟模块用于向数模转换器发送工作时钟。

在一个备选实施例中，FPGA模块用于向数模转换器发送工作时钟。

在本实施例中，FPGA模块1包括符号速率获取模块、基带数据获取模块、上采样倍数获取模块、配置模块、采样率转换模块、数据输出模块、以及延时调整模块；其中，

符号速率获取模块用于获取符号速率参数；

基带数据获取模块用于获取基带数据；

上采样倍数获取模块用于获取固定的上采样倍数；

配置模块用于根据符号速率参数生成时钟芯片配置信息；

采样率转换模块用于根据工作时钟以及固定的上采样倍数，对基带数据进行采样率转换处理，从而获取滤波器输出数据；

数据输出模块用于向所述数模转换器发送滤波器输出数据；

延时调整模块用于对滤波器输出数据进行延时调整。

在FPGA模块用于向数模转换器发送工作时钟的实施例中，延时调整模块还用于为数模转换器发送工作时钟。

在本实施例中，采样率转换模块接收工作时钟、固定的上采样倍数以及基带数据，对根据工作时钟、固定的上采样倍数对基带数据进行采样率转换处理，从而获取滤波器输出数据。

在本实施例中，采样率转换模块包括滤波器组，滤波器组包括FIR滤波器、半带滤波器、CIC滤波器、Farrow滤波器中的一种或者多种级联完成采样率转换，滤波器种类、级联方式、上采样倍数与系统性能指标、FPGA资源状况、DA芯片强相关，需综合考虑确定。

滤波器组的工作时钟由时钟模块提供，与数模转换模块的采样时钟一致，输出端的最终数据速率与数模转换模块接口速率相等，都为数模转换模块的采样时钟速率。

本申请的基于FPGA的采样率转换方法能够简化采样率转换模块设计，极大降低FPGA资源需求，每种符号速率下连续帧每帧处理时间是时钟周期的整数倍且相同，更适用于TDMA通信的时间同步系统，FPGA资源需求降低对终端产品意义重大。

在本实施例中，配置模块包括预设模块以及时钟芯片配置信息生成模块，预设模块用于预设各符号速率对应的时钟芯片配置信息；时钟芯片配置信息生成模块用于根据所述符号速率生成与符号速率对应的时钟芯片配置信息。

在一个备选实施例中，配置模块包括计算模块，计算模块用于根据获取的所述符号速率，计算出该符号速率的时钟芯片配置信息。

在本实施例中，时钟模块2包括工作时钟模块以及工作时钟发送模块，其中，

工作时钟模块用于根据所述时钟芯片配置信息生成工作时钟，其中，不同的时钟芯片配置信息生成不同的工作时钟；

工作时钟发送模块用于向采样率转换模块以及数模转换模块发送上述的工作时钟。

本申请还提供了一种数模转换方法，所述数模转换方法包括：

采用如上所述的基于FPGA的采样率转换方法获取滤波器输出数据以及工作时钟；

根据工作时钟，将滤波器输出数据进行数模转换，从而形成模拟信号。

本申请还提供了一种数模转换装置，所述数模转换装置包括如上所述的基于FPGA的采样率转换装置以及数模转换器3；其中，

基于FPGA的采样率转换装置采用如上所述的基于FPGA的采样率转换方法获取滤波器输出数据以及工作时钟；

数模转换器3用于根据所述工作时钟，将滤波器输出数据进行数模转换，从而形成模拟信号。

下面以举例的方式对本申请进行进一步阐述，可以理解的是，该举例并不构成对本申请的任何限制。

步骤101：获取符号速率参数；在本实施例中，获取符号速率参数为14MSPS。

步骤102：获取基带数据；在本实施例中，基带数据是QPSK调制方式，位宽16bits，有符号数据，十进制，例如，I路：11585,11585，-11585，-11585，…。Q路：11585，-11585，-11585,11585，……。

步骤103：获取固定的上采样倍数；在本实施例中，获取固定的上采样倍数为：12倍。

步骤104：根据符号速率参数生成时钟芯片配置信息，其中，不同的符号速率参数生成不同的时钟芯片配置信息；举例来说，符号速率14MSPS生成的时钟芯片配置信息如下：寄存器地址0x11数据＝0x0A，地址0x12＝0x00,地址0x16＝0x05，地址0x14＝0x54，地址0x15＝0x00,地址0x1E0＝0x00，地址0x199＝0x00,地址0x19B＝0x11。

步骤105：根据所述时钟芯片配置信息生成工作时钟，并向数模转换器发送所述工作时钟，其中，不同的时钟芯片配置信息生成不同的工作时钟；通过上述参数，可以生成168MHz的工作时钟。

步骤106：根据工作时钟以及固定的上采样倍数，对基带数据进行采样率转换处理，从而获取滤波器输出数据；对上述的基带数据进行处理，可得如下滤波器输出数据：位宽16bits，有符号数据，十进制。I路：20661,22320,22300,20482,16912，….Q路：14584,8538,294，-8861，-17430，…。

步骤107：向数模转换器发送滤波器输出数据。将上述的滤波器输出数据通过LVDS接口传递给数模转换器，数模转换器16bits，工作时钟168MHz。

最后需要指出的是：以上实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。