阅读说明：本技术 数模转换器(dac)和模数转换器(adc)的线性化和相关方法 (Linearization and related methods for digital-to-analog converters (DACs) and analog-to-digital converters (ADCs) ) 是由 T·于 A·玛迪塞提 于 2020-03-14 设计创作，主要内容包括：本实施例引入了使用非理想组件设计完美线性DAC的方法。该方法可以消除DAC的非线性并去除性能和复杂性之间的传统权衡。一个实施例包括接收输入数字信号,将输入数字信号分段成多个段,每个段被温度计编码,生成多个段中的每个段的冗余表示,定义多个冗余段,执行多个段的冗余映射,定义冗余映射段,为冗余映射段分配概率分配,由子数模转换器(DAC)将每个冗余映射段转换为模拟信号,以及组合模拟信号以定义输出模拟信号。(This embodiment introduces a method of designing a perfectly linear DAC using non-ideal components. This approach may eliminate the non-linearity of the DAC and remove the traditional trade-off between performance and complexity. One embodiment includes receiving an input digital signal, segmenting the input digital signal into a plurality of segments, each segment being thermometer coded, generating a redundant representation of each of the plurality of segments, defining a plurality of redundant segments, performing a redundant mapping of the plurality of segments, defining a redundant mapped segment, assigning a probability assignment to the redundant mapped segment, converting each redundant mapped segment to an analog signal by a sub-digital-to-analog converter (DAC), and combining the analog signals to define an output analog signal.)

具体实施方式

现在将在下文中参考附图更全面地描述本发明，其中示出了本发明的优选实施例。然而，本发明可以以许多不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反，提供了这些实施例以使得本公开将是彻底和完整的，并且将本发明的范围完全传达给本领域技术人员。本领域普通技术人员认识到，本发明的实施例的以下描述是说明性的，并且不意图以任何方式进行限制。本发明的其它实施例将容易地向受益于本公开的这些技术人员提出。类似的数字始终指代类似的元件。

在详细描述本公开之前，应理解，本公开不限于特定举例说明的系统、方法、设备、产品、工艺和/或套件的参数，它们当然可以变化。还应理解，本文使用的术语仅用于描述本公开的特定实施例的目的，并且不一定意图以任何特定方式限制本公开的范围。因此，虽然将参考具体实施例、特征、方面、配置等详细描述本公开，但是描述是说明性的，并且不应被解释为限制所要求保护的发明的范围。在不脱离由权利要求限定的本发明的精神和范围的情况下，可以对所示实施例、特征、方面、配置等进行各种修改。因此，虽然本文已经公开了各个方面和实施例，但是可以考虑其它方面和实施例。

除非另外定义，否则本文使用的所有技术和科学术语具有本技术所属领域的普通技术人员一般理解的相同含义。虽然可以在本公开的实践中使用与本文所述的那些类似或等同的许多方法和材料，但是本文仅描述了某些示例性材料和方法。

可以参考一个或多个示例性实施例或实现来说明本公开的各个方面，包括装置、系统、方法等。如本文所使用的，术语“实施例”、“替代实施例”和/或“示例性实现”意味着“充当示例、实例或说明”，并且不一定被解释为相对于本文公开的其它实施例或实现是优选的或有利的。另外，对本公开或发明的“实现”的提及包括对其一个或多个实施例的具体提及，并且反之亦然，并且意图提供说明性的示例，而不限制本发明的范围，本发明的范围通过所附权利要求而不是以下描述来指示。

应注意，如本说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”包括复数形式，除非内容清楚地另有指定。因此，例如，对“传感器”的提及包括一个、两个或更多个传感器。

如贯穿本申请所使用的，单词“可以”和“可”在允许意义上(即，意味着有可能)而不是强制性意义上(即，意味着必须)使用。另外，如本文中所使用的术语“包括”、“具有”、“涉及”、“包含”、“其特征在于”、其变型(例如，“包括有”、“有”和“涉及有”、“包含有”等)及类似术语，包括权利要求，应该是包含性和/或开放性的，应该具有与单词“包含”和其变型(例如，“包含”和“包含有”)相同的含义，并且说明性地不排除附加的未记载的元件或方法步骤。

通过描述耦接、附接、连接和/或结合在一起的组件可以说明本公开的各个方面。如本文所使用的，术语“耦接”、“附接”、“连接”和/或“结合”用于指示两个组件之间的直接连接，或者在适当的情况下通过介入或中间组件彼此的间接连接。相比之下，当组件被称为“直接耦接”、“直接附接”、“直接连接”和/或“直接结合”到另一个组件时，不存在或预期任何介入元件。因此，如本文所使用的，术语“连接”、“被连接”等不一定意指两个或更多个元件之间的直接接触。另外，耦接、附接、连接和/或结合在一起的组件不一定(可逆地或永久地)彼此固定。例如，耦接、附接、连接和/或结合可以包括将组件放置、定位和/或设置在一起或在一些实现中以其它方式相邻。

如本文所使用的，诸如“顶部”、“底部”、“前面”、“背面”、“左”、“右”、“上”、“下”、“上部”、“下部”、“内”、“外”、“内部”、“外部”、“内部的”、“外部的”、“近端”、“远端”等的方向和/或任意术语可以仅用于指示相对方向和/或取向，并且可能并非意图以其它方式限制本公开的范围，包括说明书、发明和/或权利要求。

在可能的情况下，在各种图中使用了元件的类似编号。另外，可以通过类似的编号指定类似元件和/或具有类似功能的元件。此外，特定元件的替代配置可以各自包括附到元件号的单独字母。因此，所附字母可以用于指定没有所附字母的元件或特征的替代设计、结构、功能、实现和/或实施例。类似地，元件和父母元件的子元件的多个实例可以各自包括附到元件号的单独字母。在每种情况下，可以在没有所附字母的情况下使用元件标号来总体指代元件或任何一个替代元件的实例。包括所附字母的元件标号可以用于指代元件的具体实例或区分或提请注意元件的多个使用。然而，包括所附字母的元件标号并不意味着限于说明它们的(一个或多个)具体和/或特定实施例。换句话说，对关于一个实施例的具体特征的提及不应被解释为仅限于该实施例内的应用。

还应理解，在公开或记载了值的范围(例如，小于、大于、至少和/或高达一定值和/或在两个记载的值之间)的情况下，落在所公开的值的范围内的任何具体值或值的范围同样在本文中被公开和预期。

还应注意，根据本发明的某些实施例的系统、方法、设备、装置、产品、工艺、组成和/或套件等可以包括、并入或以其它方式包括在本文公开和/或描述的其它实施例中描述的性质、特征、方面、步骤、组件、构件和/或元件。因此，对关于一个实施例的具体特征、方面、步骤、组件、构件、元件等的提及不应被解释为仅限于所述实施例内的应用。另外，对关于一个实施例的具体益处、优点、问题、解决方案、使用方法等的提及不应被解释为仅限于实施例内的应用。

本文使用的标题仅用于组织目的，并不意味着用于限制描述或权利要求的范围。为了便于理解，在可能的情况下，已经使用了类似附图标记以指定附图共同的类似元件。

将参考图3描述典型的4位二进制DAC架构。在二进制架构中，每个二进制输入位对应于二进制加权元件(电压、电流或电荷)。二元架构的优点是其简单性和低实现成本。然而，最不重要元件和最重要元件之间的大比率可能导致它们之间的大失配。这导致大DNL和INL误差。在二进制DAC架构中改善非线性的一种方法是减少单位元件的失配。

为了克服二进制DAC架构的缺点，已经开发了温度计编码的DAC架构。B位温度计编码的DAC具有2B-1个单位元件。例如，具有7单位元件的3位温度计DAC在图4中示出。根据输入数字代码，这些单位元件以一定序列开启或关闭。与二进制编码的架构相比，温度计编码的架构以实施成本的显著增加为代价减少了INL/DNL。

在分段架构中，将输入数字代码分成多个段，并且用子DAC将每个段转换为模拟信号。缩放并组合段以创建整体传递函数。2段DAC(例如，图5A中的6位DAC)的传递函数在图5B中示出。分段的架构平衡LSB二进制段和温度计MSB段的优点和缺点，并且是DAC设计中最广泛使用的架构。单位元件可以是电流源、电容器或电阻器或组合。

具有单音正弦波输入的奈奎斯特DAC的输出频谱在图6中示出。如在绘图中所示的，在基频的整数倍处和无数其它频率分量处存在谐波，这是由于DAC的非线性(INL和DNL)。DNL杂散的幅度和位置是不可预测的并且取决于输入幅度和频率。因此，非线性可能是DAC设计的关键性能度量。

在过去的几十年里，已经致力于改善DAC非线性性能的许多研究。众所周知，单位单元的失配导致DAC传递函数的不等步长(DNL)，并导致输出频谱中的杂散。动态元件匹配(DEM)是众所周知和广泛使用的技术，用于在存在失配的情况下线性化温度计DAC并消除DNL。

对于DEM，温度计码T_1：N表示自然数w，其中w个1后面跟着N-w个零。温度计编码的DAC可以包括或在一些实施例中由N个相同的单位元件U_1：N组成，其可以由代表数字输入字x的N个温度计码接通(激活)或关断(去激活)。在无符号表示x＝w中和在有符号表示中x＝2w-N中。表1中示出了3位自然数的温度计表示的示例。N个单位元件的输出在DAC输出网络中组合在一起。

表1：3位温度计码表示

对于权重为w的温度计码，w个单位元件由表示输入x＝w的温度计码接通或关断。当所有单位元件都被关断时，出现最小输出，并且当所有单位元件都被接通时，出现最大输出值。一般来说，单位单元不会相同，并且可以表示为U_k＝U+ΔU_k＝U(1+∈_k)，其中U是标称值，ΔU_k是与标称值的偏差，并且∈_k是相对失配ΔU_k/U。

在单端DAC中，每个温度计码代表‘1’或‘0’，并且每个单位元件被切换到负载电阻器或地，如图7中所示。在理想情况下，所有单位单元都是相同的并且对于所有k，U_k＝U。在没有失配的情况下，单端输出由下式给出：

输入输出传递函数是线性函数。

对于图8中所示的互补输出DAC，每个温度计码代表当被激活时的‘1’或当被去激活时的‘-1’，并且对应的单位元件被切换到正或负的负载电阻器。互补输出由下式给出：

在理想情况下，互补输出也是输入的线性函数。

在DEM中，具有相同权重w的不同温度计码用于以随机方式表示相同输入的连续出现。换句话说，一组不同的w元件在连续出现的相同数字输入代码上被激活。如图9中所示，相同数字输入可能具有多个模拟输出值，因为有(N)种方法激活N个元件中的w个元件。加扰确保以随机方式一致地选择排列。排列的整体平均输出近似并类似于完美的线性DAC。DEM通过解相关DAC输出和输入中的误差来线性化平均传递函数。平均传递函数确定输出频谱中的杂散。虽然DEM导致SNR略微下降，但SFDR的改善可以非常显著。

4位DEM DAC在图10中示出。4位数字代码被转换为15位温度计码T_1∶15。由温度计位激活的元件数量与输入数字代码成比例。温度计码被加扰(排列操作)，其随机化有源元件的位置，但保持有源元件的数量不变。加扰的温度计码激活以及去激活对应的单位元件。单位元件在DAC输出网络中组合以创建输出。

将描述DEM DAC的平均传递函数。简单的组合分析表明，共有种方法激活N个元件中的w个元件。可以通过首先计算激活第k个位置的位的概率P_w(T_k＝1)和去激活第k个位置的位的概率P_w(T_k＝0)来找到当w个单位元件被激活时输出的期望值。对于权重为w的温度计码，有种方法激活第k个位置的元件。由于w个元件总是需要被激活，这相当于一旦第k个位置被激活则激活其余的N-1个潜在位置的附加的w-1个元件。类似地，有种方法去激活温度计码的第k个位置的元件。这相当于在去激活第k个位置之后激活N-1个潜在位置的w个元件。因此，可以计算激活或去激活第k位的概率为：

和

DAC的输出由下式给出：

通过求取值的期望，平均互补输出是：

从等式(1)&(2)代入概率P_w(T_k＝1)和P_w(T_k＝0)(下面发现)并注意到U_k＝U(1+∈_k)以考虑单位单元失配，因此获得：

其中

或者

这里，α是单位元件的平均失配并且对于给定的单位元件失配轮廓是常数。DEMDAC的平均输出与其输入x＝2w-N成线性比例。当与理想DAC的输出相比时，(1+α)的缩放因子是增益误差。3位DAC的理想和DEM传递函数在图11中示出。由于它是线性系统，因此误差也与输入成正比。以后不失一般性假设单位元件U为1。

具有DEM的完全温度计编码的DAC始终是线性的。B位温度计DAC需要2^B-1个单位元件。完全温度计编码的DAC的成本和功率随着位的数量呈指数级增长。因此，完全温度计实现很少使用超过8位。在分段的DAC中，B位输入数字字x被分解为具有位B₁，B₂，...，B_m的m段x₁，x₂，...，x_m，使得B＝B₁+B₂+…+B_m。第一子DAC处理第一B₁位，第二子DAC处理下一个B₂位，并且第m个子DAC处理最后B_m位。分段的DAC仅需要个单位元件。因此，分段可能导致复杂性显著降低。通过组合数个较小子DAC的输出来实现较高分辨率DAC，如图12中所示。

B位数字输入x与m段的输入相关联，作为二进制加权的总和：

其中，并且DAC的输出是m个子DAC的输出的加权组合：

当没有失配时，每个子DAC的输出等于其输入，并且理想DAC的输出等于其B位数字输入x：

在非理想实现的情况下，每个子DAC采用DEM用于线性化。第i个子DAC的平均输出由y_i＝x_i·(1+α_i)给出，其中α_i是第i个子DAC中的单位元件的平均失配。DAC的输出由下式给出：

由于每个段的α_i不同，误差项ε与输入x不是线性相关的，也就是说对于任何k，ε_x≠kx，因此，输出不是x的线性函数。

在存在失配的情况下，在分段之后将子DAC的输出组合向传递函数中重新引入非线性。即使通过DEM线性化单独的温度计段，组合线性子DAC的输出也不会是线性的。因此，对于较高分辨率DAC，分段的架构是以非线性为代价平衡准确性、速度、成本和功率的折衷方法。

DAC的输出也可以写作：

每个段被缩放并与它前面的段组合。因此，在存在失配的情况下分析两段DAC的性能是有用的。结果可以通过等式(6)中的计算的嵌套本性扩展到多个段。

在两段DAC中，最高有效B₁位与第一段相关联，并且其余最低有效B₂位与第二段相关联。在存在失配的情况下，线性化的子DAC的输出由y₁＝x₁(1+β₁)和y₂＝x₂(1+β₂)给出，其中βs表示每个段中的平均单位元件失配。N′₂＝N₂(1+γ₂)是失配的缩放因子，其中γ₂表示与理想的2次幂值的偏差。DAC的输出可以写作：

其中α₂是整合了所有失配的影响的参数。(1+β₁)是改变DAC的满量程但不影响DAC的线性度的增益因子。两段DAC的传递函数在图13中示出。

将位分段到子DAC的问题是复杂性和性能之间的设计折衷。虽然通过仅使用一个段和DEM可以实现完美的线性DAC，但对于高分辨率DAC来说可能不切实际。DEM温度计MSB子DAC中的更多位改善了线性度，但也增加了复杂性。由于段间单位元件失配(β_i≠β_j)和段间缩放误差引入非线性，因此将多个温度计段与DEM一起使用的益处大大减少。因此，最常用的拓扑结构是带有温度计编码的MSB段和二进制编码的LSB段的两段DAC。实现非线性优于12位的高速DAC可能很困难。

参考图14-图20，将描述根据本实施例的特征的系统、装置和方法。

本实施例引入了使用非理想组件设计完美线性(zeroDNL^TM)DAC的创新性方法。该方法可以消除DAC的非线性，并去除性能和复杂性之间的传统折衷。

在两段DAC中，输入x被分解为两个段(x₁，x₂)并且

如果

则(x′₁，x′₂)是输入x的冗余表示

考虑映射(x₁，x₂)→(x′₁，x′₂)被定义为

x′₁＝x₁+δx₁·sgn(x₂)

x′₂＝(|x₂|-N₂·δx₁)·sgn(x₂)

(6)

代入x′₁和x′₂注意我们获得

x₁以2为步长取-N₁+1和N₁-1之间的值。通过选择δx₁＝2，映射(x₁，x₂)→x′₁是递增或递减操作。对于N₂＝8并且N₂·δx₁＝16的3位子DAC，表2中示出了到x′₂的映射。由于|x₂|＜N₂·δx₁，所以x₂和x′₂总是具有相反的符号。

x<sub>2</sub>	-7	-7	-3	-1	1	3	5	7
									x′<sub>2</sub>	9	11	13	15	-15	-13	-11	-9
x′<sub>1</sub>	x<sub>1</sub>-2	x<sub>1</sub>-2	x<sub>1</sub>-2	x<sub>1</sub>-2	x<sub>1</sub>+2	x<sub>1</sub>+2	x<sub>1</sub>+2	x<sub>1</sub>+2

表2：冗余映射

在用于冗余输入的DAC输出中，用于输入x→(x₁，x₂)的DAC的输出由下式给出：

对于冗余表示x→(x′₁，x′₂)，DAC的输出由下式给出：

y 1400和y'1500的传递函数分别在图14和图15中示出。清楚地，在具有失配的DAC中，y′≠y≠x，尽管x′＝x。

设p是选择表示的概率，并且p′＝1-p是选择冗余表示(x′₁，x′₂)的概率。对于任何输入x，DAC的输出可以假设为概率为p的y的值或概率为p'的y'的值。DAC输出的平均值由y的期望值给出

如前所述，x₂和x′₂始终具有相反的极性，因此sgn(x′₂)＝-sgn(x₂)。因此，可以找到一组非负权重w和w'使得加权的总和w·x₂+w′·x′₂＝0。容易看出，通过选择w＝|x′₂|和w′＝|x₂|并使用恒等式x＝|x|·sgn(x)，加权的总和变为始终为零的|x₂|·|x′₂|·[sgn(x₂)+sgn(x′₂)]。此外，将权重归一化为和也会导致零加权的总和，并且w＝1-w′。

通过选择概率p和p'为：

总和p·x₂+p′·x′₂始终为零并且

y_avg＝E[y]＝(1+β₁)·x

因此，通过选择具有p 1610的概率的(x₁，x₂)并选择具有p′1620的概率的(x′₁，x′₂)，DAC的平均输出1600可以完美地线性，如图16中所示。DAC误差e和e'与x₂和x′₂成比例。因此，零加权的总和也导致零平均DAC误差。线性化是通过冗余映射和概率分配的组合来实现的。实现这种线性化的2段DAC的架构在图17中示出，并将在下文中讨论。

概率p仅取决于x₂的值，并且不取决于子DAC的失配。代入x，我们获得：

表3中示出了3位DAC的概率p和p'。

x<sub>2</sub>	-7	-5	-3	-1	1	3	5	7
									x′<sub>2</sub>	9	11	13	15	-15	-13	-11	-1
p	9/16	11/16	13/16	15/16	15/16	13/16	11/16	9/16
									p′	7/16	5/16	3/16	1/16	1/16	3/16	5/16	7/16

表3：3位子DAC的概率分配

冗余映射和概率分配由下式给出：

伪随机数是使用线性反馈移位寄存器(LFSR)生成的。L位LFSR中的L位代表“状态”，并且对于正确设计的反馈多项式，LFSR将在重复自身之前顺序地循环通过2L-1个状态。通常，全零或全一状态是不允许的。通过选择足够大的L，LFSR中的每一位以1/2概率假设为为‘0’或‘1’。因此，可以通过将LFSR的数个位分组在一起来生成一致分布的随机数。例如，LFSR的4个位一起表示一致分布的随机整数变量R∈[0∶15]，一致概率为1/16。也就是说，Prob(R<1)＝1/16，Prob(R<3)＝3/16，Prob(R<5)＝5/16，Prob(R<7)＝7/16，依此类推。概率p和p′的概率分配可以通过将选择与随机整数R和|x₂|之间的比较结果相关联来实现如下：

应降低输入的峰值幅度，使得在MSB子DAC中永远不会遇到全零和全一的二进制代码。这确保x₁和x′₁均可以由B₁位字表示而没有溢出。映射前后的范围由下式给出：

x₁∈[-N₁+2：2：N₁-2]

x′₁∈[-N₁+1：2：N₁-1]

和

x₂∈[-N₂+1：2：N₂-1]

x′₂∈[-2N₂+1：2：-N₂-1]∪[N₂+1：2：2N₂-1]

对于3位子DAC，如图17中所示，x₂∈[-7，-5，-3，-1，1，3，5，7]并且x′₂∈[-15，-13，-11，-9]∪[9，11，13，15]。正常和冗余表示不重叠。但是x的范围增加了一倍。x₂和x′₂均可以用具有2N₂-1个单位元件的(B₂+1)位子DAC来实现。

下面描述了对多段DAC的扩展。在m段DAC中，输入数字字x被分解为m段x₁，x₂，...x_m。映射被定义为：

x→(x₁，x₂，...，x_m)

冗余映射由下式给出：

x→(v₁，v₂，...，v_m)

变量首先被定义为：

x_k，m→(x_k，x_k+1，…，x_m)

x_k，m的值由段k到m确定。也就是说：

基于等式(6)中定义的计算的嵌套本性，冗余映射可以在成对的段上顺序地执行，从最后段x_m开始，并且在第一段x₁结束，如下所示。

段(m-1)至m的计算是：

其中

并且u_m-1是计算中要使用的中间值。

x′_m-1＝x_m-1+δx_m-1·sgn(x_m)

x′_m＝x_m-N_m·δx_m-1·sgn(x_m)

段(k-1)至k的计算是：

其中

并且

x′_k-1＝x_k-1+δx_k-1·sgn(x_k，m)

u′_k＝u_k-N_k·δx_k-1·sgn(s_k，m)

当k＝2且v₁＝u₁时，递归过程结束。

顺序成对操作在图18中示出。每个中间段1810经历两个映射x_k→u_k→v_k，第一映射1802作为MSB段1806并且第二映射1804作为两段对1806的LSB段。

主MSB子DAC 1812的分辨率保持不变。然而，所有其它子DAC 1814、1816、1818的分辨率增加一位。基于输入分解的二进制本性，所有LSB子DAC 1814、1816、1818的单位元件加起来为MSB子DAC 1812的一个LSB。因此，复杂度的增加仅相当于MSB子DAC 1812的一个LSB。例如，对于具有4位MSB子DAC的设计，硬件复杂度的增加仅为6.25％。

现在将讨论对二进制DAC的扩展。B位二进制DAC需要B个二进制加权的元件。为了实现完美的线性，加权的元件之间的比率需要是2的幂。与2的幂的任何偏差会导致DNL和INL误差。

B位二进制DAC可以被视为具有B段x₁，x₂，…，x_B的分段DAC。每个段有1位，其中x_i取值为-1和1。B位数字输入x可以表示为x_i的二进制加权的总和：

DAC的输出可以表达如下：

在非理想实现的情况下，其中α_i是段i的比率误差。DAC的输出由下式给出：

在zeroDNL实现中，每个1位段被2位温度计编码的段替换。有B段v₁，v₂，...v_B。每个段包括或可替代地由3个单位元件组成，其中v_i取值-3、-1、1和3。段v₁，v₂，...v_B可以通过从最后段v_b开始的递归过程确定，如下所示。

段(B-1)至B的计算是：

其中

并且u_B-1是在下一个计算中使用的中间值：

x′_B-1＝x_B-1+2·sgn(x_B)

x′_B＝x_B-4·sgn(x_B)

段(k-1)至k的计算是：

其中

并且u_k-1是在下一个替换中使用的中间值：

x′_k-1＝x_k-1+2·sgn(u_k+v_k+1，B)

u′_k＝u_k-4·sgn(u_k+v_k+1，B)

当k＝2且v_k-1＝u_k-1时，递归过程结束。

总结：1)冗余映射概率分配导致完美的线性DAC；2)线性化不取决于组件失配，并且DAC通过设计为线性。因此，不需要关于失配的信息。然而，失配被转换为随机噪声，在奈奎斯特频带上均匀地分布；3)线性化是前馈的，并出现在数字域；和4)在工艺、温度和电压变化中维持线性度。

本实施例的方法包括对逐次逼近寄存器(SAR)ADC的应用。SAR ADC代表了中高分辨率ADC市场的重要部分。典型分辨率范围从10至18位，速度高达20MS/s。SAR架构导致低功耗和小面积，并且是多种应用的首选架构。最近，较低分辨率的时间交错SAR已经导致了非常高效的多千兆样本ADC。

B位闪存ADC使用线性电压阶梯，在阶梯的N个“梯级”中的每一个“梯级”处都有比较器，以同时将输入电压与一组等距的参考电压进行比较。这些比较器的输出被馈送到生成二进制值的数字编码器。闪存架构是具有一个周期的快速转换时间的高度并行的架构。主要缺点是复杂性随位数呈指数增加，因为B位ADC需要N个参考电压和N个比较器。

在频谱的另一端是数字斜坡(计数器)B位ADC，它取高达N个周期用于转换。斜坡计数器在每次计数时递增一个LSB。B位计数驱动DAC，DAC的输出与模拟输入进行比较。当DAC输出超过模拟输入时，计数过程终止。虽然该架构是高度顺序的并且只需要一个比较器和DAC，但顺序本性导致高分辨率ADC的转换速率呈指数级变慢。

作为对数字斜坡ADC的改进的B位SAR ADC的基本架构在图19中示出。模拟输入电压Vin 1902在转换持续时间中被采样并保持1904。决策导向搜索算法1908顺序地选择将DAC 1904的输出1912驱动到最接近输入电压Vin的值的B位数字输入1910。众所周知，二分搜索算法可能是最有效的搜索，并在B＝log2(N)步骤中找到最接近的代码。

逐次逼近寄存器被初始化，以使得只有最高有效位(MSB)等于数字1。该代码被馈送到DAC，DAC将这个数字代码的模拟等效值供应给比较器，以便与采样的输入电压进行比较。如果该模拟电压超过Vin，则比较器使SAR复位该位；否则，该位保留为1。然后下一位被设置为1，并且DAC供应数字代码的模拟等效值为或如图20中所示。因此，在每个周期中，ADC将Vin与最近的模拟估计进行比较，并根据比较的极性指导搜索。二分搜索一直持续到SAR中的每一位都被使用。所得的代码是采样的输入电压的数字近似值。

SAR ADC的两个重要组件是比较器和DAC。采样和保持块通常可以嵌入在DAC中(例如在电容DAC中)，并且可能不是显式电路。比较器中的噪声可以被认为是白色的，并且不是非线性的来源。然而，在没有放大的情况下，比较器需要维持B位的准确性，所以比较器的输入引用噪声被设计为小于LSB。

SAR创建“虚拟”电压参考阶梯，其中通过DAC顺序地生成每个电压梯级。如果由DAC生成的电压不一致地间隔开，则这导致不等的步长(或箱(bin))，并且信号是非一致量化的。DNL是与标称步长的每个步长的差异的度量。

通常，监视作为时间函数的DAC输出，并且所有可能的轨迹都被映射。这些轨迹形成“时间格图”，如图20中所示。该时间格图的最后级可以包括或者在一些实施例中由在输入电压范围内一致地间隔开的一组电压组成。ADC的线性度是DAC如何可以准确地生成该组等距电压的函数。因此，ADC的线性度是仅通过DAC的线性度确定的。

如果DAC单位元件尺寸通过匹配线性度的要求而不是热噪声来决定，则高分辨率SAR ADC倾向于占用大面积。基于对组件匹配(电容器、电阻器、电流源)的限制，高分辨率SAR DAC需要修整。然而，修整不能补偿电压和温度的改变。因此，在正常操作期间需要在线连续校准。

采用具有冗余映射和概率分配的zeroDNL架构的DAC可能是完美线性的。因此，zeroDNL DAC生成一组参考电压，这组参考电压一致地间隔开，这导致完美线性的ADC。zeroDNL架构还在工艺、温度和电压变化中连续地维持线性度。

组件可以由一个或多个处理器或计算机来实现。清楚的是，本文描述的系统和/或方法可以以不同形式的硬件、固件或硬件和软件的组合来实现。用于实现这些系统和/或方法的实际专门控制硬件或软件代码不限制实现。因此，本文描述了系统和/或方法的操作和行为而不参考具体的软件代码-可以理解，软件和硬件可以被设计用于基于本文描述来实现系统和/或方法。

如本文中也可以使用的，术语“处理器”、“模块”、“处理电路”和/或“处理单元”(例如，包括各种模块和/或电路系统，诸如可以操作、实现和/或用于编码、用于解码、用于基带处理等)可以是单个处理装置或多个处理装置。这种处理装置可以是微处理器、微控制器、数字信号处理器、微计算机、中央处理单元、现场可编程门阵列、可编程逻辑装置、状态机、逻辑电路系统、模拟电路系统、数字电路系统和/或基于电路系统的硬编码和/或操作指令来操纵信号(模拟和/或数字)的任何装置。处理模块、模块、处理电路和/或处理单元可以具有相关联的存储器和/或集成存储器元件，其可以是单个存储器装置、多个存储器装置和/或处理模块、模块、处理电路和/或处理单元的嵌入式电路系统。这种存储器装置可以是只读存储器(ROM)、随机存取存储器(RAM)、易失性存储器、非易失性存储器、静态存储器、动态存储器、闪速存储器、高速缓冲存储器和/或存储数字信息的任何装置。注意，如果处理模块、模块、处理电路和/或处理单元包括多于一个处理装置，则处理装置可以是中心定位的(例如，经由有线和/或无线总线结构直接耦接在一起)或者可以是分布定位的(例如，经由局域网和/或广域网经由间接耦合的云计算)。另外注意，如果处理模块、模块、处理电路和/或处理单元经由状态机、模拟电路系统、数字电路系统和/或逻辑电路系统实现其功能中的一个或多个，则存储对应的操作指令的存储器和/或存储器元件可以嵌入在包括状态机的电路系统、模拟电路系统、数字电路系统和/或逻辑电路系统内部或外部。仍然需要进一步注意到，存储器元件可以存储，并且处理模块、模块、处理电路和/或处理单元执行与在一个或多个图中示出的步骤和/或功能的至少一些对应的硬编码的和/或操作的指令。这种存储器装置或存储器元件可以被包括在制品中。

以上已经借助于说明指定功能和其关系的执行的方法步骤描述了本发明。为了便于描述，在本文中已经任意定义了这些功能构建块和方法步骤的界限和序列。只要适当地执行指定功能和关系，可以定义可替代的界限和序列。因此，任何这样的替代界限或序列都在要求保护的发明的范围和精神内。此外，为了便于描述，已经任意地定义了这些功能构建块的界限。只要适当地执行某些重要功能，就可以定义替代的界限。类似地，本文还任意定义了流程图块以说明某些重要功能。在所使用的范围内，流程图块界限和序列可以被以其它方式定义并且仍然执行某些重要功能。因此，功能构建块和流程图块和序列两者的这种替代定义也在要求保护的发明的范围和精神内。本领域的普通技术人员还将认识到，可以如图所示或由离散组件、专用集成电路、执行适当软件等的处理器等或者其组合实现功能构建块和本文的其它说明性块、模块和组件。

也可以至少部分地在一个或多个实施例的方面描述本发明。本发明的实施例在本文中用于说明本发明、其方面、其特征、其概念和/或其示例。设备的物理实施例、制品、机器和/或实施本发明的过程可以包括参考本文讨论的一个或多个实施例描述的一个或多个方面、特征、概念、示例等。此外，从图到图，实施例可以并入可以使用相同或不同的附图标记的相同或类似命名的功能、步骤、模块等，以及这样的功能、步骤、模块等可以是相同或类似的功能、步骤、模块等或可以是不同的。

以上描述提供了具体的细节，诸如材料类型和处理条件，以提供示例实施例的彻底描述。然而，本领域普通技术人员将理解，可以在不使用这些具体细节的情况下实施实施例。

本发明的一些说明性方面可能有利于解决本文所描述的问题和由技术人员可发现的未讨论的其它问题。虽然以上描述包含多特异性，但是这些不应被解释为对任何实施例的范围的限制，而是作为其所呈现的实施例的举例说明。在各种实施例的教导内，许多其它后果和变化是可能的。虽然已经参考示例性实施例描述了本发明，但是本领域技术人员将理解，在不脱离本发明的范围的情况下可以制造各种改变并且等同物可以代替其元件。另外，在不脱离其基本范围的情况下，可以进行许多修改以使特定情况或材料适应本发明的教导。因此，意图是本发明不限于作为最佳公开的特定实施例或设想用于实施本发明的仅有模式，而是本发明将包括落入所附权利要求的范围内的所有实施例。此外，在附图和描述中，已经公开了本发明的示例性实施例，并且尽管可能已经采用了特定术语，但是除非另有说明，否则它们仅用于通用和描述性的意义而不是限制的目的，因此本发明的范围不限于此。此外，术语第一、第二等的使用并不表示任何次序或重要性，而是术语第一、第二等被用于将一个元件与另一个元件区分开来。此外，术语一、一个等的使用不表示数量的限制，而是表示存在至少一个引用的项目。因此，本发明的范围应由所附权利要求及其合法等同物去顶，而不是由给出的示例确定。