阅读说明：本技术 通过时间交错而无需归零的高频数模转换 (High frequency digital to analog conversion without return to zero by time interleaving ) 是由 Y·阿曾科特 N·G·贾亚玛兰 于 2018-06-06 设计创作，主要内容包括：交错式DAC利用一组正子DAC和一组负子DAC并行转换数字输入,而无需归零。对于每个数字输入,正子DAC执行转换,并且驱动其模拟输出达N/f<Sub>s</Sub>的持续时间；而负子DAC执行转换,并且以1/f<Sub>s</Sub>的延迟驱动其模拟输出达(N-1)/f<Sub>s</Sub>的持续时间。通过组合来自两组子DAC的输出,当在组合输出处不再需要来自正子DAC的输出时,可以将其有效地去除。结果,组合模拟信号使每个数据点仅有效达T的持续时间,从而达到期望的数据转换速度f<Sub>s</Sub>。(The interleaved DAC converts the digital input in parallel using a set of positive sub-DACs and a set of negative sub-DACs without return-to-zero. For each digital input, the positive sub-DAC performs the conversion and drives its analog output to N/f s The duration of (d); while the negative sub-DAC performs the conversion and at 1/f s Is driven by the delay of (N-1)/f s The duration of (c). By combining the outputs from the two sets of sub-DACs, the output from the positive sub-DAC can be effectively removed when it is no longer needed at the combined output. As a result, the combined analog signals cause each data point to be valid only for a duration of T, thereby achieving the desired data conversion speed f s 。)

通过时间交错而无需归零的高频数模转换

技术领域

本公开的实施例总体上涉及通信中的信号处理领域，并且更具体地涉及信号处理中的数模转换领域。

背景技术

数模转换器(DAC)通常用于现有技术的网络通信路径中，以将基带和中频(IF)数据从数字域转换到模拟域。随着网络通信技术中的数据传输速率和带宽的不断提高，高速高精度DAC对于实现网络系统中各种组件的期望性能越来越重要。但是，开发能够满足高频系统(诸如112GHz系统)要求的DAC一直是一项挑战。

图1示出了根据现有技术的传统DAC 100的示例。单个DAC 100被配置为以完整的期望数模(D/A)转换速率操作，并且将数字输入101(例如，8位数字数据)转换为模拟输出103。如图110所示，到DAC 100的时钟信号102具有的频率与期望数据转换速率(f_s)相同。对于每个数字输入101，DAC 100需要完整的时钟周期T(＝1/f_s)以完成D/A转换。然而，由于特定技术节点的基本限制(例如，28nm、16nm和7nm等)，难以将这种DAC实现为高速(例如，112GHz)。

提高DAC速度的一种方法是交错低速子DAC，以合计实现高速数据输出。图2示出了根据现有技术的传统交错式DAC 200的示例。在该示例中，为了获取112GHz的整体数据转换速率f_s，交错式DAC 200包括4个并行子DAC 211-214，每个子DAC的时钟(CLK)频率为28GHz(＝f_s/4)。如图220所示，相应子DAC的时钟信号从前一子DAC的时钟信号的时钟相位被移位90°。子DAC 211的模拟输出221-224被组合以产生例如简单地连接在一起的合成模拟输出231。

为了在合成模拟输出231中单独地并且连续地提供来自4个子DAC 211-214的模拟输出，用于每个子DAC的时钟的ON脉冲与其余子DAC的ON脉冲的时钟不重叠。因此，在任何给定时间点，只有一个子DAC在231处驱动输出。如时钟时序图220所示，每个时钟(CLK1-CLK4)的脉冲宽度仅扩展达T＝1/112GHz，并且子DAC的模拟输出在T的末尾降至零，即所谓的“归零”技术。不幸的是，即使使用10个或100个以上交错式子DAC，在如此窄的脉冲宽度中完成子DAC的转换的困难也不会减轻个体子DAC的实现。

发明内容

因此，本文中公开了一种时间交错式数模转换器(DAC)，其提供高的转换速度，同时降低了对子DAC的速度要求。

本公开的实施例提供了一种包括N个正子DAC和N-1个负子DAC的交错式DAC，其中N为大于1的整数。每个正子DAC由时钟频率f_s/N驱动，并且每个负子DAC由时钟频率f_s/(N-1)驱动。每个数字输入被提供给正子DAC和负子DAC两者以进行转换，其中与正子DAC的时钟信号相比，负子DAC的时钟信号被延迟T＝1/f_s的相位。响应于同一数字输入，正子DAC产生正模拟输出，而负子DAC产生相同幅度的负模拟输出。此外，用于被配置为转换两个连续数字输入的两个正子DAC的时钟信号移位相位T＝1/f_s；而用于被配置为转换两个连续数字输入的两个负子DAC的时钟信号移位同一相位T＝1/f_s。

响应于数字输入，每个正子DAC操作以执行转换，并且在驱动其模拟输出达N×T＝N/f_s的持续时间；并且响应于数字输入，每个负子DAC操作以驱动其模拟输出达(N-1)×T＝(N-1)/f_s的持续时间。因此，正子DAC驱动数据点达N×T的持续时间，在此期间，负子DAC去除该数据单元达(N-1)×T的持续时间。这样，通过组合两组子DAC的模拟输出，当在输出处不再需要来自正子DAC的特定输出时，可以通过将其从组合模拟输出中减去来去除该特定输出。结果，组合模拟输出使每个数据点仅有效达T的持续时间内，并且然后出现下一数据点，从而达到期望的数据转换速度f_s＝1/T。

本公开的实施例利用交错式DAC架构，该交错式DAC架构可以有利地克服在缩放传统的归零交错式架构时的基本限制。根据本公开，两个或更多个子DAC可以响应于相应数字输入来同时驱动输出。这可以有利地消除对时钟的脉冲宽度的ON时间等于1/f_s＝1/(全速率)的限制，并且若干子DAC的ON时间可以彼此重叠。

前述内容是概述，因此必然包含细节的简化、概括和省略；因此，本领域技术人员将理解，该概述仅是说明性的，而绝非旨在进行限制。仅由权利要求书限定的本发明的其他方面、发明特征和优点将在以下阐述的非限制性的详细描述中变得很清楚。

具体实施方式

现在将详细参考本发明的优选实施例，其示例在附图中示出。尽管将结合优选实施例描述本发明，但是应当理解，它们并不旨在将本发明限制于这些实施例。相反，本发明旨在覆盖可以被包括在由所附权利要求书限定的本发明的精神和范围内的备选、修改和等同方案。此外，在本发明的实施例的以下详细描述中，阐述了很多具体细节以便提供对本发明的透彻理解。然而，本领域普通技术人员将认识到，可以在没有这些具体细节的情况下实践本发明。在其他情况下，没有详细描述公知的方法、过程、组件和电路，以免不必要地使本发明的实施例的各方面不清楚。尽管为清楚起见，可以将方法描述为一系列编号的步骤，但是编号不一定指示步骤的顺序。应当理解，一些步骤可以被跳过，并行执行或在不要求保持严格顺序的情况下执行。示出本发明的实施例的附图是半示意性的并且没有按比例绘制，并且特别地，一些尺寸是为了清楚地呈现并且在附图中被放大地示出。类似地，尽管为了便于描述，附图中的视图通常示出相似的方向，但是附图中的这种描述在大多数情况下是任意的。通常，本发明可以在任何方向上进行操作。

附图说明

通过结合附图阅读以下详细描述，将能够更好地理解本发明的实施例，附图中的相同的附图标记表示相同的元素。

图1示出了根据现有技术的传统DAC的示例。

图2示出了根据现有技术的传统交错式DAC的示例。

图3示出了根据本公开的实施例的包括一组正子DAC和一组负子DAC的示例***错式DAC的配置。

图4示出了提供给如图3所示的DAC的相应子DAC的输入数字输入x1-x15的时序图。

图5是示出如图3所示的个体子DAC处的数字输入时间表和DAC的组合模拟输出处的合成模拟信号的表。

图6是示出根据本公开的实施例的通过时间交错式子DAC将数字信号转换为模拟信号而无需归零的示例性过程的流程图。

通过时间交错而无需归零的高频数模转换

总的来说，本公开的实施例提供了一种交错式DAC，其可以提供高转换速度，同时降低了对子DAC的速度要求。交错式DAC利用一组正子DAC和一组负子DAC来并行转换多个数字输入。对于数字输入，每个正子DAC可以执行转换，并且驱动其模拟输出达N×T＝N/f_s的持续时间；而每个负子DAC操作以驱动其模拟输出达(N-1)×T＝(N-1)/f_s的持续时间。两组子DAC的模拟输出被组合，使得当不再需要来自正子DAC的输出时，该输出被去除。实际上，正子DAC在组合输出处驱动数据点达N×T的持续时间，在此期间，负子DAC去除该数据单元达(N-1)×T的持续时间。结果，组合模拟信号使每个数据点仅有效达T的持续时间，并且然后出现下一数据点，从而达到期望的数据转换速度f_s＝1/T。

尽管通过使用f_s＝112GHz的全速率描述本公开的实施例，但是本公开不限于任何特定的频率或频率范围，也不限于交错式DAC中的任何特定数目的子DAC。根据本公开的交错式DAC可以通过使用硬件逻辑、软件逻辑或其组合来实现。虽然本文中详细描述的实施例具有5个正子DAC和4个负子DAC，但是本公开可以扩展为利用使用4个正子DAC和3个负子DAC、或6个正子DAC和5个负子DAC、或7个正子DAC和6个负子DAC等的架构。

图3示出了根据本公开的实施例的包括一组正子DAC和一组负子DAC的示例***错式DAC 300的配置。图4示出了提供给如图3所示的DAC 300的相应子DAC的输入数字输入x1-x15的定时图。

在该示例中，如图3所示，N等于5，因此有5个正子DAC和4个负子DAC。每组子DAC耦合到解复用器，该解复用器对数字信号进行解复用以提供数字数据点311-319。延迟单元322-329用于向数字数据点添加相应延迟，从而根据如图4所示并且在下面更详细描述的特定时间表，将数字数据点提供给对应子DAC。

时钟发生器350以两个不同的频率为子DAC提供相应时钟信号。特别地，正子DAC(DAC1至DAC5)由频率为f_s/5的时钟信号驱动，其中f_s＝112GHz，例如，如示例性时钟信号331和图4所示。负子DAC(DAC6至DAC9)由频率为f_s/4的时钟信号驱动，如示例性时钟信号332和图4所示。

到子DAC的时钟信号相对于彼此相位移位。具体地，到DAC2的时钟相对于到DAC1的时钟延迟T＝1/f_s，到DAC3的时钟相对于到DAC2的时钟延迟T，以此类推。到DAC6的时钟信号与到DAC2的时钟在同一相位开始，到DAC7的时钟相对于到DAC6的时钟延迟T。到DAC8的时钟相对于到DAC7的时钟延迟T。到DAC9的时钟相对于到DAC8的时钟延迟T。DAC6的时钟相对于DAC9的时钟延迟T，以此类推。

对应地，数字输入(例如，如图所示的x1-x5)以每两个之间的延迟T分别被连续地提供给正DAC(DAC1-DAC5)；并且数字输入以每两个之间的延迟T依次被连续地提供给负DAC(DAC6-DAC9)。

响应于数字输入，以5/f_s的时钟频率操作的正子DAC驱动转换，并且其模拟输出在组合输出302处保持达5T；而以4/f_s的时钟频率操作的负子DAC驱动转换，并且其模拟输出在组合输出302处保持达4T。

在该实施例中，所有9个子DAC的输出连接在一起，因此将输出电流相加成组合模拟信号。具体地，如图4所示，将DAC1至DAC5的输出相加，并且从DAC1至DAC5的总和中减去DAC6至DAC9的输出。在一些实施例中，减法可以通过将DAC6至DAC9的差分输出的负线连接到DAC1至DAC5的正线来实现。

如图4所示，正子DAC(DAC1至DAC5)以f_s/5的频率获取时钟，其中f_s＝112GHz。5个时钟(未明确示出)相对于彼此移位T＝1/112GHz的相位，因此，到DAC2的时钟相对于到DAC1的时钟延迟T，并且到DAC3的时钟相对于到DAC2的时钟延迟T，以此类推。负子DAC(DAC6至DAC9)以f_s/4的频率获取时钟，其中f_s＝112GHz。4个时钟(未明确示出)相对于彼此移位T＝1/112GHz的相位，因此，到DAC7的时钟相对于到DAC6的时钟延迟T，并且到DAC8的时钟相对于到DAC7的时钟延迟T，以此类推。

图5是示出如图3所示的个体子DAC处的数字输入时间表和DAC 300的组合模拟输出302处的合成模拟信号的表。表中的每一列对应于一个T。DAC1获取第一数字8位输入x1，其扩展达5T。然后，在经过T的延迟之后，DAC2获取下一输入x2达5T的持续时间。在相对于DAC2输入的T的延迟之后，DAC3获取下一输入x3达5T。在相对于DAC3输入的T的延迟之后，DAC4获取下一输入x4达5T。在相对于DAC4输入的T的延迟之后，DAC5获取下一输入x5达5T。然后，在相对于DAC5输入的T的延迟之后，DAC1获取下一输入x6达5T，以此类推。再次参考图4，这些延迟分别由延迟单元322-329相加。

DAC 6至DAC9的输入安排如下。DAC6获取第一数字8位输入x1，其扩展达4T。输入x1相对于输入到DAC1的x1延迟了T。然后，在相对于DAC6输入的T的延迟之后，DAC7获取下一输入x2达4T。在相对于DAC7输入的T的延迟之后，DAC8获取下一输入x3达4T。在相对于DAC8输入的T的延迟之后，DAC9获取下一输入x4达4T。然后，在相对于DAC9输入的T的延迟之后，DAC6获取下一输入x5达4T。在相对于DAC6输入的的延迟之后，DAC7获取下一输入x6达4T，以此类推。

在图3中的组合输出302处的输出模拟信号(是通过将9个DAC输出(例如，电流输出)相加而获取的，如图5的“误差！找不到参考源”所示)等效于数字8位输入x1、x2等。例如，再次参考图4，在时间t6，DAC输出302处的组合结果可以表示为：

x6+x2+x3+x4+x5-(x5+x2+x3+x4)＝x6；

并且在时间t12，DAC输出302处的组合结果可以表示为：

x11+x12+x8+x9+x10-(x11+x8+x9+x10)＝x12。

根据本公开的实施例，由于若干子DAC的ON时间可以彼此重叠，所以2个或更多个子DAC可以同时驱动交错式DAC的模拟输出。因此，交错式DAC可以有利地消除对时钟脉冲宽度的ON时间等于T＝1/f_s＝1/(全速率)(这在实践中难以实现)的限制。因此，交错式DAC机制可有利地消除在缩放传统归零交错架构时的基本限制。

应当理解，根据本公开的交错式DAC中的子DAC可以以本领域公知的任何合适的方式来实现，而不脱离本公开的范围。子DAC可以是基于脉宽调制器、过采样DAC、二进制加权DAC等。交错式DAC可以包括本领域公知的各种其他组件。根据本公开的交错式DAC可以用于各种合适的应用，例如，网络系统中的波形发生器、数据采集、测试和测量应用等。

图6是示出根据本公开的实施例的通过时间交错式子DAC将数字信号转换为模拟信号而无需归零的示例性过程600的流程图。过程600可以由如图3所示的交错式DAC执行。然而，本公开不限于这种配置。

在601处，将数字信号解复用为多个数字输入。在602处，通过使用延迟单元向数字输入添加相应延迟。在603处，根据输入时间表，将多个数字输入连续地提供给该组正子DAC和该组第二子DAC，如参考图4和5更详细地描述的。特别地，每两个连续数字输入被提供给同一组子DAC，其之间具有延迟T。例如，如图4所示，到DAC2的输入x2相对于DAC1的输入x1被延迟T；并且到DAC3的输入x3相对于DAC2的输入x2被延迟T，其中T＝1/f_s，并且f_s是交错式DAC的有效数据转换速率。对于特定数字输入，在将其提供给正子DAC的输入之后，在延迟T之后将其提供给负子DAC的输入。

在603处，该组正子DAC通过使用具有第一频率f_s/N的一组第一时钟信号，将多个数字输入转换为正模拟输出，其中N等于该组中的正子DAC的数目。每个正子DAC可以执行转换，并且驱动其模拟输出达N×T＝N/f_s的持续时间。在604处，与603并行地，该组负子DAC通过使用具有第二频率f_s/(N-1)的一组时钟信号，将多个数字输入转换为负模拟输出。该组中的负子DAC的数目等于N-1。每个负子DAC操作以驱动其模拟输出达(N-1)×T＝(N-1)/f_s的持续时间。

到子DAC的时钟信号相对于彼此相位移位。具体地，用于将每两个连续数字输入转换为对应的正模拟输出的两个时钟信号彼此移位T的相位。用于将每两个连续数字输入转换为对应的负模拟输出的两个时钟信号彼此移位T的相位。对于每个数字输入，到其正子DAC和其负子DAC的时钟信号彼此移位T的相位；并且来自正子DAC的模拟输出是与来自负子DAC的模拟输出相反的值，即幅度相同但符号相反。

在606处，将正模拟输出和负模拟输出组合为合成模拟输出。来自正DAC的每个模拟输出对合成模拟作出做出贡献达5T，并且来自负DAC的每个模拟输出对合成模拟输出作出贡献达4T。响应于一系列数字输出，通过如上所述使用特定的输入时间表和时钟信号时间表，合成模拟输出有效地包括来自正子DAC的一系列模拟输出。

尽管本文中已经公开了某些优选实施例和方法，但是根据前述公开内容，对于本领域技术人员而言很清楚的是，在不脱离本发明的精神和范围的情况下，可以对这些实施例和方法进行变型和修改。意图在于，将本发明仅限制在所附权利要求书和适用法律的规则和原则所要求的范围内。