阅读说明：本技术 低功耗高可靠性的沟槽型碳化硅mosfet器件 (The groove-shaped silicon carbide MOSFET device of low power consumption and high reliability ) 是由 李轩 徐晓杰 黄伟 陈致宇 邓小川 张波 于 2019-09-07 设计创作，主要内容包括：本发明提供一种低功耗高可靠性的沟槽型碳化硅MOSFET器件,包括：N型衬底、N型外延层、第一P-body区、第一P+接触区、第一N+接触区、第二P-body区、第二P+接触区、第二N+接触区、氧化层、槽栅、金属电极、漏极；本发明提出的SiC MOSFET器件通过4沟道并联显著减小导通电阻,通过第二P-body对栅槽的包裹及保护,既增强了器件的氧化层可靠性,又屏蔽了部分栅漏电容使得器件开关损耗减小；当器件发生短路时,第一P-body区与第二P-body区形成的JFET区夹断,降低了器件的饱和电流,提高了其短路能力。(The present invention provides a kind of groove-shaped silicon carbide MOSFET device of low power consumption and high reliability, comprising: N-type substrate, N-type epitaxy layer, the first area P-body, the first contact zone P+, the first contact zone N+, the 2nd area P-body, the 2nd contact zone P+, the 2nd contact zone N+, oxide layer, slot grid, metal electrode, drain electrode；SiC MOSFET element proposed by the present invention is substantially reduced conducting resistance by 4 channels connected in parallel, and package and protection by the 2nd P-body to grid slot had not only enhanced the oxide layer reliability of device, but also shields part gate leakage capacitance and devices switch loss is reduced；When short circuit occurs for device, the area the JFET pinch off that the first area P-body and the 2nd area P-body are formed reduces the saturation current of device, improves its short-circuit capacity.)

低功耗高可靠性的沟槽型碳化硅MOSFET器件

技术领域

本发明属于功率半导体器件技术领域，具体是一种低功耗高可靠性的沟槽型碳化硅MOSFET器件。

背景技术

作为第三代宽禁带半导体材料的代表之一，碳化硅(Silicon Carbide)材料具有禁带宽度大(3.26eV)，临界电场高(3×10⁶V/cm)、载流子饱和漂移速度高(2×10⁷cm/s)、热导率高(490W/Mk)、热稳定性好等优点，是制备高压电力电子器件绝佳的材料，在大功率、高温、高压及抗辐照电力电子领域有广阔的应用前景。

MOSFET是碳化硅功率器件中应用最广泛的一种栅控型器件结构。由于碳化硅MOSFET是以单极输运工作机理为特点的器件，只有电子或空穴中的一种载流子导电，没有电荷存储效应，因此相比双极性器件有着更低的开关损耗和更高的频率特性，再加上其低的导通电阻以及优良的高温特性使碳化硅MOSFET成为新一代极具竞争力的低损耗功率器件。目前已经商业化的碳化硅MOSFET主要有两类结构：槽栅型和平面型。平面型由于工艺精度限制，导通电阻较大且集成度较低。槽型碳化硅MOSFET利用槽栅有效地提高了沟道密度，是下一代碳化硅MOSFET重要的发展方向。

碳化硅槽栅MOSFET在反向工作时，通过N-漂移区中形成的耗尽区来承受较高的反向偏压，由于碳化硅材料高的临界击穿电场，漂移区槽栅底部的位置在临近击穿时会达到很高的电场。由于氧化层的介电常数小于碳化硅材料，因此其电场强度大约是碳化硅的2.8倍，再加上曲率效应使得氧化层拐角聚集极高的电场，长时间工作在高电场下会导致栅氧化层发生退化，可靠性下降。为了降低器件反向工作时氧化层的电场强度，提高氧化层的可靠性，一种常见的解决方案是在沟槽氧化层底部引入P+屏蔽层来削弱槽栅氧化层的电场强度。位于槽栅底部的P+屏蔽层虽然可以使槽栅底部及拐角处的氧化层得到较强保护，但槽侧壁的氧化层在阻断状态仍会受到高电场的潜在挑战，因此P+屏蔽层的引入无法完全解决槽栅氧化层受高电场冲击的可靠性问题。

由于当前碳化硅材料与栅氧介质较差的界面态导致了过低的沟道迁移率，槽栅型碳化硅MOSFET导通特性和理论极限相比还有较大的距离。由于槽栅型碳化硅MOSFET栅漏电容较大，其开关损耗较高。同时，由于其电流饱和电流较高，其短路能力较弱。

发明内容

本发明的目的是提出一种低功耗高可靠性的沟槽型碳化硅MOSFET器件，通过第一、二P-body对槽栅的包裹和保护，增强了整个槽中氧化层尤其是侧面栅氧的可靠性，屏蔽了部分栅漏电容降低了器件的开关损耗。由于第一、二P-body区对沟道末端电场的屏蔽作用，器件的沟道可以缩短，4个这样的短沟道并联使得器件沟道电阻大大降低。当器件发生短路时，器件处于高压大电流状态，此时通过第一P-body区与第二P-body区形成的JFET区以及第二P-body区之间形成的JFET区夹断使器件电流提前饱和，提高了器件的短路能力，进一步提升了器件的可靠性。

为实现上述发明目的，本发明技术方案如下：

一种低功耗高可靠性的沟槽型碳化硅MOSFET器件，包括：N型衬底11、位于N型衬底11上方的N型外延层10、位于N型外延层10上方的第二P-body区9、位于第二P-body区9内部的第二P+接触区7和第二N+接触区8、位于第二P+接触区7和第二N+接触区8上方的源电极1、位于第二N+接触区8上方的栅介质6和栅介质6内部的槽栅2、位于栅介质6之间的第一P-body区5、位于第一P-body区5上方的两个第一N+接触区4、两个第一N+接触区4之间的第一P+接触区3、位于第一P+接触区3和第一N+接触区4上方的源电极1、位于器件下方且与N型衬底11形成欧姆接触的漏极12；源电极1与第一P+接触区3、第一N+接触区4、第二P+接触区7、第二N+接触区8欧姆接触。

作为优选方式，所述槽栅2与栅介质6为倒L形，所述倒L形包括水平段、以及水平段下方连接的垂直段，第一P-body区5与两侧栅介质6间设有N型外延层10，所述槽栅2与栅介质6的水平段位于第一N+接触区4、第一P-body区5及N型外延层10上方，槽栅2与第一N+接触区4、第一P-body区5、N型外延层10之间都设有栅介质6。

作为优选方式，栅介质6之间设有2个第一P-body区5，两个第一N+接触区4之间设有两个第一P+接触区3，两个第一P+接触区3之间以及两个第一P-body区5之间都设有N型外延层10，N型外延层10与源电极1形成肖特基接触。

作为优选方式，第二P-body区9的左右两侧为N型外延层10，N型外延层10与源电极1形成肖特基接触。

作为优选方式，所述第一P-body区5与两侧栅介质6间为N型外延层10，第一N+接触区4、第一P-body区5及N型外延层10，三者都与源电极1之间设有栅介质6。

作为优选方式，所述栅介质为SiO₂。

作为优选方式，所述器件中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时N型掺杂变为P型掺杂。

器件所用材料为SiC材料，也可为其他半导体材料。

本发明的有益效果为：1：本发明提出的SiC MOSFET器件通过4沟道并联显著减小导通电阻；2：通过第二P-body对栅槽的包裹及保护，增强了器件的氧化层可靠性，屏蔽部分栅漏电容从而降低器件开关损耗。3：当器件发生短路时，第一P-body区与第二P-body区形成的JFET区夹断，降低饱和电流，提高了器件的短路能力。

附图说明

图1为传统SiC槽栅MOSFET器件结构图；

图2为本发明实施例1的器件结构图；

图3为本发明实施例2的器件结构图；

图4为本发明实施例3的器件结构图；

图5为本发明实施例4的器件结构图；

图6为本发明实施例5的器件结构图；

1为源电极、2为槽栅、3为第一P+接触区、4为第一N+接触区、5为第一P-body区、6为栅介质、7为第二P+接触区、8为第二N+接触区、9为第二P-body区、10为N型外延层、11为N型衬底、12为漏极、13为P+屏蔽层。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例1

如图2所示，本实施例的一种低功耗高可靠性的沟槽型碳化硅MOSFET器件，包括：N型衬底11、位于N型衬底11上方的N型外延层10、位于N型外延层10上方的第二P-body区9、位于第二P-body区9内部的第二P+接触区7和第二N+接触区8、位于第二P+接触区7和第二N+接触区8上方的源电极1、位于第二N+接触区8上方的栅介质6和栅介质6内部的槽栅2、位于栅介质6之间的第一P-body区5、位于第一P-body区5上方的两个第一N+接触区4、两个第一N+接触区4之间的第一P+接触区3、位于第一P+接触区3和第一N+接触区4上方的源电极1、位于器件下方且与N型衬底11形成欧姆接触的漏极12；源电极1与第一P+接触区3、第一N+接触区4、第二P+接触区7、第二N+接触区8欧姆接触。

本例的工作原理为：

当器件工作在反向阻断状态时，由于第一P-body区5、第二P-body区9对栅氧化层的包裹和保护，不仅使器件栅介质6中电场显著降低，使器件栅介质具有极高的可靠性，而且降低了第二N+接触区8上方的第二P-body区9以及第一N+接触区4下方的第一P-body区5穿通击穿的可能性，从而使得第二N+接触区8上方的第二P-body区9及第一P-body区5可以做的很薄而减小器件沟道的长度；当器件工作在导通状态时，接正偏压的槽栅2会在第一P-body区5、第二P-body区9与栅介质6界面感应出导电沟道，4条短沟道并联导电，极大地降低了器件的导通电阻；当器件切换开关状态时，由于第一P-body区5、第二P-body区9的屏蔽作用，器件的栅漏电容极大地减小，从而减小了器件的开关时间，进而降低了器件的开关损耗；当器件发生短路时，漏极电压较大，此时两个第二P-body区9之间的JFET区以及第一P-body5与第二P-body9间的JFET区会夹断从而降低器件的饱和电流，提高了器件的短路能力，进一步了增强器件的可靠性。

实施例2

如图3所示，本实施例的器件结构和实施例1的区别在于：所述槽栅2与栅介质6为倒L形，所述倒L形包括水平段、以及水平段下方连接的垂直段，第一P-body区5与两侧栅介质6间设有N型外延层10，所述槽栅2与栅介质6的水平段位于第一N+接触区4、第一P-body区5及N型外延层10上方，槽栅2与第一N+接触区4、第一P-body区5、N型外延层10之间都设有栅介质6。

实施例3

如图4所示，栅介质6之间设有2个第一P-body区5，两个第一N+接触区4之间设有两个第一P+接触区3，两个第一P+接触区3之间以及两个第一P-body区5之间都设有N型外延层10，N型外延层10与源电极1形成肖特基接触。这样做的好处是：提高了器件第三象限的性能。

实施例4

如图5所示，本实施例和实施例1的区别在于：第二P-body区9的左右两侧为N型外延层10，N型外延层10与源电极1形成肖特基接触。这样做的好处是：提高了器件第三象限的性能。

实施例5

如图6所示，本实施例和实施例1的区别在于：所述第一P-body区5与两侧栅介质6间为N型外延层10，第一N+接触区4、第一P-body区5及N型外延层10，三者都与源电极1之间设有栅介质6。这样做的好处是：提高了器件第三象限的性能。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。