阅读说明：本技术 半导体器件 (Semiconductor devices ) 是由 吴仲健 朴星一 朴宰贤 李炯锡 朴恩实 李允逸 于 2019-02-26 设计创作，主要内容包括：提供了一种半导体器件。所述半导体器件包括：在衬底上沿第一方向延伸的鳍型图案；在鳍型图案上沿与第一方向相交的第二方向延伸的第一栅电极；位于第一栅电极的侧壁上并且位于鳍型图案中的源极/漏极区域；在衬底上沿第一方向延伸的分隔结构,分隔结构包括第一沟槽并与鳍型图案间隔开,并且分割第一栅电极；位于分隔结构的侧壁上并且覆盖源极/漏极区域的层间绝缘层,层间绝缘层包括第二沟槽,第二沟槽的下表面低于第一沟槽的下表面；以及连接到源极/漏极区域并且填充第一沟槽和第二沟槽的接触。(Provide a kind of semiconductor devices.The semiconductor devices includes: the fin pattern extended in a first direction on substrate；The first gate electrode extended on fin pattern along the second direction intersected with first direction；Regions and source/drain on the side wall of first gate electrode and in fin pattern；The separation structure extended in a first direction on substrate, separation structure includes first groove and opens with fin pattern spacing, and divides first gate electrode；On the side wall of separation structure and the interlayer insulating film of regions and source/drain is covered, interlayer insulating film includes second groove, and the lower surface of second groove is lower than the lower surface of first groove；And it is connected to regions and source/drain and fills contact of the first groove with second groove.)

半导体器件

相关申请的交叉引用

通过引用将在2018年5月25日在韩国知识产权局提交的题为“SemiconductorDevice and Method for Fabricating the Same(半导体器件及其制造方法)”的韩国专利申请No.10-2018-0059734的全部内容并入本文。

技术领域

本公开涉及半导体器件及其制造方法。更具体地，本公开涉及其上实现了栅极切口(gate cut)的半导体器件和制造该半导体器件的方法。

背景技术

作为用于提高集成电路器件的密度的微缩技术之一，提出了将鳍型或纳米线形硅主体形成在衬底上并且将栅极形成在硅主体的表面上的多栅极晶体管。由于这种多栅极晶体管利用三维沟道，因此易于进行微缩。此外，即使不增加多栅极晶体管的栅极长度，也可以改善电流控制能力。此外，可以有效地抑制沟道区域的电位受漏极电压影响的短沟道效应(SCE)。

发明内容

根据实施例的各方面，提供了一种半导体器件，其包括：在衬底上沿第一方向延伸的鳍型图案；在所述鳍型图案上沿与所述第一方向相交的第二方向延伸的第一栅电极；位于所述鳍型图案中且在所述第一栅电极的侧壁上的源极/漏极区域；位于所述衬底上的分隔结构，所述分隔结构与所述鳍型图案间隔开并沿所述第一方向延伸，以分割所述第一栅电极；位于所述分隔结构的侧壁上覆盖所述源极/漏极区域的层间绝缘层；以及连接到所述源极/漏极区域的位于所述层间绝缘层和所述分隔结构上的接触，其中，所述分隔结构包括第一沟槽，所述层间绝缘层包括第二沟槽，所述第二沟槽的下表面低于所述第一沟槽的下表面，并且所述接触填充所述第一沟槽和所述第二沟槽。

根据实施例的各方面，还提供了一种半导体器件，其包括：在衬底上沿第一方向延伸的第一鳍型图案；位于所述衬底上的第二鳍型图案，所述第二鳍型图案与所述第一鳍型图案间隔开并沿所述第一方向延伸；位于所述第一鳍型图案与所述第二鳍型图案之间的场绝缘层，所述场绝缘层位于所述衬底上；在所述场绝缘层上沿所述第一方向延伸的分隔结构；位于所述第一鳍型图案上的第一源极/漏极区域；覆盖所述第一源极/漏极区域的位于所述分隔结构的侧壁上的层间绝缘层；以及连接到所述第一源极/漏极区域的、位于所述层间绝缘层和所述分隔结构上的接触，其中，所述分隔结构包括第一沟槽，所述第一沟槽的下表面低于所述层间绝缘层的上表面，所述层间绝缘层包括第二沟槽，所述第二沟槽的下表面低于所述第一沟槽的下表面，并且所述接触填充所述第一沟槽和所述第二沟槽。

根据实施例的各方面，还提供了一种半导体器件，其包括：在衬底上沿第一方向延伸的鳍型图案；在所述鳍型图案上沿与所述第一方向相交的第二方向延伸的第一栅电极；位于所述第一栅电极的侧壁上的、在所述鳍型图案中的第一源极/漏极区域；位于所述衬底上的分隔结构，所述分隔结构与所述鳍型图案间隔开并沿所述第一方向延伸；以及位于所述第一源极/漏极区域和所述分隔结构上的、连接到所述第一源极/漏极区域的接触，其中，所述分隔结构包括分割所述第一栅电极的第一分隔部分和与所述接触交叠的连接部分，并且所述连接部分的上表面低于所述第一分隔部分的上表面。

附图说明

通过参照附图详细描述示例性实施例，对于本领域技术人员而言，各特征将变得显而易见，其中：

图1示出了根据一些实施例的半导体器件的布局图。

图2示出了沿图1中的线A-A'截取的截面图。

图3示出了沿图1中的线B-B'截取的截面图。

图4示出了沿图1中的线C-C'截取的截面图。

图5示出了沿图1中的线D-D'截取的截面图。

图6A示出了根据一些实施例的半导体器件的截面图。

图6B示出了根据一些实施例的半导体器件的截面图。

图7示出了根据一些实施例的半导体器件的布局图。

图8示出了沿图7中的线E-E'截取的截面图。

图9示出了根据一些实施例的半导体器件的布局图。

图10示出了沿图9中的线F-F'截取的截面图。

图11示出了根据一些实施例的半导体器件的布局图。

图12示出了沿图11中的线G-G'截取的截面图。

图13至图38示出了根据一些实施例的制造半导体器件的方法中的各阶段的截面图。

具体实施方式

在下文中，将参照图1至图12描述根据一些实施例的半导体器件。

图1是根据一些实施例的半导体器件的布局图。图2是沿图1中的线A-A'截取的截面图。图3是沿图1中的线B-B'截取的截面图。图4是沿图1中的线C-C'截取的截面图。图5是沿图1中的线D-D'截取的截面图。

参照图1至图5，根据一些实施例的半导体器件可包括衬底100、第一鳍型图案F1、第二鳍型图案F2、场绝缘层110、第一栅极电介质层122、第一栅电极124、第一栅极间隔物126、第一覆盖图案140、第一源极/漏极区域130A、第二栅极电介质层222、第二栅电极224、第二栅极间隔物226、第二覆盖图案240、第二源极/漏极区域130B、层间绝缘层160、分隔结构150、硬掩模层170和接触180。

衬底100可以是例如体硅或绝缘体上硅(SOI)。例如，衬底100可以是硅衬底，或者可以包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在另一个示例中，衬底100可以具有形成在基础衬底上的外延层。为了便于说明，下面将衬底100示出为硅衬底。

衬底100可以包括第一区域I、分隔区域CT和第二区域II。分隔区域CT可以(例如，在第二方向Y上)位于第一区域I与第二区域II之间。例如，如图1所示，第一区域I和第二区域II可以通过分隔区域CT彼此间隔开。

第一鳍型图案F1和第二鳍型图案F2可以从衬底100突出并延长。例如，第一鳍型图案F1和第二鳍型图案F2可以均具有短边和长边。在图1中，第一鳍型图案F1的长边和第二鳍型图案F2的长边被示出为沿第一方向X延伸。即，第一鳍型图案F1和第二鳍型图案F2可以在衬底100上沿第一方向X延长，例如，第一鳍型图案F1和第二鳍型图案F2可以具有沿第一方向X延伸的纵向(即，长边)。

第一鳍型图案F1和第二鳍型图案F2可以(例如，沿第二方向Y)彼此间隔地延伸。例如，第一鳍型图案F1可以形成在衬底100的第一区域I上，第二鳍型图案F2可以形成在衬底100的第二区域II上。

第一鳍型图案F1和第二鳍型图案F2可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。第一鳍型图案F1和第二鳍型图案F2可以包括例如作为元素半导体材料的硅或锗。第一鳍型图案F1和第二鳍型图案F2可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。

例如，当第一鳍型图案F1和第二鳍型图案F2包括IV-IV族化合物半导体时，第一鳍型图案F1和第二鳍型图案F2可以包括含有例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者通过用IV族元素掺杂这些元素而得到的化合物。在另一示例中，当第一鳍型图案F1和第二鳍型图案F2包括III-V族化合物半导体时，第一鳍型图案F1和第二鳍型图案F2可以包括通过将例如作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一种进行组合而形成的二元化合物、三元化合物或四元化合物中的一种化合物。

场绝缘层110可以形成在衬底100上。此外，场绝缘层110可以围绕第一鳍型图案F1的一部分和第二鳍型图案F2的一部分。例如，如图2所示，场绝缘层110可以包裹第一鳍型图案F1的侧壁的一部分和第二鳍型图案F2的侧壁的一部分。

在图3中，场绝缘层110的上表面被示出为与第一鳍型图案F1的一部分的上表面和第二鳍型图案F2的一部分的上表面具有相同的高度，但是本公开不限于此。例如，在图2中，第一鳍型图案F1和第二鳍型图案F2可以突出到场绝缘层110上方。

第一栅电极124可以形成在第一鳍型图案F1和第二鳍型图案F2上。此外，第一栅电极124可以与第一鳍型图案F1和第二鳍型图案F2相交。例如，第一栅电极124可以在与第一方向X相交的第二方向Y上延长，例如，第一栅电极124的纵向可以在第二方向Y上延伸。在一些实施例中，如图2所示，第一栅电极124的上表面可以高于第一鳍型图案F1的上表面和第二鳍型图案F2的上表面。

如图1和图5所示，第二栅电极224可以与第一栅电极124(例如，在第一方向X上)间隔开，并在第二方向Y上延长，例如，第二栅电极224的纵向可以沿第二方向Y延伸。与第一栅电极124类似，第二栅电极224可以形成在第一鳍型图案F1和第二鳍型图案F2上。此外，第二栅电极224可以与第一鳍型图案F1和第二鳍型图案F2相交。在一些实施例中，第二栅电极224可以与第一栅电极124形成在相同的水平高度处。在本说明书中，“相同的水平高度”意味着通过相同的制造工艺获得的构造。

第一栅电极124和第二栅电极224可以包括导电材料。例如，第一栅电极124和第二栅电极224可以包括金属层。例如，第一栅电极124和第二栅电极224可以均包括Ti、Ta、W、Al、Co及它们的组合中的至少一种。然而，本公开不限于此，第一栅电极124和第二栅电极224可以由例如除金属之外的硅、硅锗等制成。

第一栅电极124和第二栅电极224被示出为单层，但是本公开不限于此。例如，第一栅电极124和第二栅电极224可以通过堆叠多种导电材料来形成。例如，第一栅电极124和第二栅电极224均可以包括用于调整功函数的功函数调整层，以及用于填充由功函数调整层形成的空间的填充导电层。功函数调整层可以包括例如TiN、TaN、TiC、TaC、TiAlC及它们的组合中的至少一种。填充导电层可以包括例如W或Al。

第一栅电极124和第二栅电极224可以例如通过替换工艺形成，但是本公开不限于此。

第一栅极电介质层122可以布置在衬底100与第一栅电极124之间。例如，如图2所示，第一栅极电介质层122可以沿着场绝缘层110的上表面的轮廓以及由场绝缘层110暴露的鳍型图案(例如，第一鳍型图案F1和第二鳍型图案F2)的轮廓延伸。然而，在一些实施例中，第一栅极电介质层122可以不沿分隔结构150的侧壁延伸。另外，如图5所示，在一些实施例中，第一栅极电介质层122可以沿着第一栅极间隔物126的侧壁的至少一部分延伸。

第二栅极电介质层222可以布置在衬底100与第二栅电极224之间。与第一栅极电介质层122类似，第二栅极电介质层222可以沿着场绝缘层110的上表面的轮廓以及由场绝缘层110暴露的鳍型图案(例如，第一鳍型图案F1和第二鳍型图案F2)的轮廓延伸。然而，在一些实施例中，第二栅极电介质层222可以不沿分隔结构150的侧壁延伸。在一些实施例中，第二栅极电介质层222可以与第一栅极电介质层122形成在相同的水平高度处。另外，如图5所示，在一些实施例中，第二栅极电介质层222可以沿着第二栅极间隔物226的侧壁的至少一部分延伸。

例如，第一栅极电介质层122和第二栅极电介质层222可以包括氧化硅(SiO₂)、氮氧化硅(SiON)、氮化硅(SiN)或介电常数大于氧化硅(SiO₂)的介电常数的高介电常数(高-k)材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽钪铅、铌酸铅锌及它们的组合中的至少一种。

第一覆盖图案140可以形成在第一栅电极124上。此外，第一覆盖图案140可以与第一鳍型图案F1和第二鳍型图案F2相交。例如，第一覆盖图案140可以沿第二方向Y延长。

第二覆盖图案240可以形成在第二栅电极224上。此外，第二覆盖图案240可以与第一鳍型图案F1和第二鳍型图案F2相交。例如，第二覆盖图案240可以沿第二方向Y延长。在一些实施例中，第二覆盖图案240可以与第一覆盖图案140形成在相同的水平高度处。

第一覆盖图案140和第二覆盖图案240可以包括绝缘材料。例如，第一覆盖图案140和第二覆盖图案240可以包括氮化硅。

如图5所示，第一栅极间隔物126可以形成在第一栅电极124的两个侧壁上。因此，第一栅极间隔物126可以与第一鳍型图案F1和第二鳍型图案F2相交。例如，第一栅极间隔物126可以在衬底100和场绝缘层110上沿第二方向Y延长。

在一些实施例中，第一栅极间隔物126可以形成在第一栅极电介质层122的侧壁和第一覆盖图案140的侧壁上。因此，第一栅电极124、第一栅极电介质层122和第一覆盖图案140可以填充由第一栅极间隔物126限定的沟槽。

例如，如图5所示，可以形成由第一栅极间隔物126的侧壁和第一鳍型图案F1的上表面限定的沟槽。由于第一栅极间隔物126可以与第一鳍型图案F1和第二鳍型图案F2相交，因此沟槽也可以与第一鳍型图案F1和第二鳍型图案F2相交。在一些实施例中，可以形成填充沟槽的一部分的第一栅电极124和第一栅极电介质层122。此外，可以形成填充沟槽的其余部分的第一覆盖图案140。

在一些实施例中，也可以省略第一覆盖图案140。在这种情况下，可以形成填充整个沟槽的第一栅电极124和第一栅极电介质层122。

第二栅极间隔物226可以形成在第二栅电极224的两个侧壁上。因此，第二栅极间隔物226可以与第一鳍型图案F1和第二鳍型图案F2相交。例如，第二栅极间隔物226可以在衬底100和场绝缘层110上沿第二方向Y延长。

此外，与第一栅极间隔物126类似，第二栅极间隔物226可以形成在第二栅极电介质层222的侧壁和第二覆盖图案240的侧壁上。因此，第二栅电极224、第二栅极电介质层222和第二覆盖图案240可以填充由第二栅极间隔物226限定的沟槽。

第一栅极间隔物126和第二栅极间隔物226被示出为单层，但是本公开不限于此。例如，第一栅极间隔物126或第二栅极间隔物226可以分别由多层形成。

第一栅极间隔物126和第二栅极间隔物226可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)、碳氮氧化硅(SiOCN)及它们的组合中的至少一种。在另一示例中，第一栅极间隔物126和第二栅极间隔物226可以包括介电常数比氧化硅的介电常数低的低介电常数(低-k)材料。

第一源极/漏极区域130A可以形成在第一栅电极124的两侧的第一鳍型图案F1中。然而，第一源极/漏极区域130A可以通过第一栅极间隔物126与第一栅电极124绝缘。结果，第一源极/漏极区域130A可以用作包括第一鳍型图案F1和第一栅电极124的晶体管的源极/漏极。

第二源极/漏极区域130B可以形成在第一栅电极124的两侧的第二鳍型图案F2中。然而，第二源极/漏极区域130B可以通过第一栅极间隔物126与第一栅电极124绝缘。结果，第二源极/漏极区域130B可以用作包括第二鳍型图案F2和第一栅电极124的晶体管的源极/漏极。

在一些实施例中，第一源极/漏极区域130A和第二源极/漏极区域130B可以通过外延生长方法形成。例如，如图5所示，可以通过外延生长方法形成填充第一鳍型图案F1中的沟槽的第一源极/漏极区域130A。

在一些实施例中，第一源极/漏极区域130A和第二源极/漏极区域130B可以是升高的源极/漏极。例如，如图5所示，第一源极/漏极区域130A的最上面的部分可以从第一鳍型图案F1的上表面向上突出。另外，在一些实施例中，第一源极/漏极区域130A或第二源极/漏极区域130B可以是与多个栅电极共用的共享源极/漏极。

第一源极/漏极区域130A和第二源极/漏极区域130B被示出为单层，但是本公开不限于此。例如，第一源极/漏极区域130A或第二源极/漏极区域130B可以由彼此包含不同浓度的杂质的多层形成。

在图3中，第一源极/漏极区域130A的截面和第二源极/漏极区域130B的截面被示出为五边形，但是本公开不限于此。第一源极/漏极区域130A的截面和第二源极/漏极区域130B的截面可以为各种形状，例如菱形(或六边形)。

在要形成的半导体元件是PMOS晶体管的情况下，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括B、C、In、Ga和Al或它们的组合中的至少一种。

此外，在要形成的半导体元件是PMOS晶体管的情况下，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括压应力材料。例如，当第一鳍型图案F1是硅(Si)时，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括晶格常数大于Si的材料，例如硅锗(SiGe)。压应力材料可以向第一鳍型图案F1施加压应力，以改善沟道区域中的载流子的迁移率。

另一方面，当要形成的半导体元件是NMOS晶体管时，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括P、Sb、As或它们的组合中的至少一种。

此外，当要形成的半导体元件是NMOS晶体管时，第一源极/漏极区域130A或第二源极/漏极区域130B可以包括张应力材料。例如，当第一鳍型图案F1是硅(Si)时，第一源极/漏极区域130A或第二源极/漏极区域130B可以包含晶格常数小于硅(Si)的材料，例如碳化硅(SiC)。张应力材料可以向第一鳍型图案F1施加张应力，以改善沟道区域中的载流子的迁移率。

在一些实施例中，可以在第一区域I和第二区域II中形成相同导电类型的半导体元件。例如，第一源极/漏极区域130A和第二源极/漏极区域130B可以包含相同导电类型的杂质。然而，本公开不限于此，可以在第一区域I和第二区域II中形成不同导电类型的半导体元件。

层间绝缘层160可以形成在衬底100和场绝缘层110上。此外，层间绝缘层160可以形成为填充***空间。例如，如图3所示，层间绝缘层160可以覆盖第一源极/漏极区域130A和第二源极/漏极区域130B。

层间绝缘层160可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数(低-k)材料中的至少一种。低介电常数材料可以包括但不限于例如以下各项中的至少一项：FOX(可流动氧化物)、TOSZ(Torene SilaZene)、USG(未掺杂的二氧化硅玻璃)、BSG(Borosilica Glass，硼硅酸盐玻璃)、PSG(PhosphoSilica Glass，磷酸硅玻璃)、BPSG(Boro Phospho Silica Glass，硼磷硅玻璃)、PETEOS(Plasma Enhanced Tetra EthylOrtho Silicate，等离子体增强正硅酸乙酯)、FSG(Fluoride Silicate Glass，氟硅酸盐玻璃)、CDO(掺杂碳的氧化硅)、干凝胶、气凝胶、氟化非晶质碳、OSG(有机硅玻璃)、聚对二甲苯(Parylene)、BCB(双-苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合材料及它们的组合。

分隔结构150可以形成在衬底100的分隔区域CT上。例如，如图2和图3所示，分隔结构150可以形成在第一鳍型图案F1与第二鳍型图案F2之间的场绝缘层110上。

在图2和图3中，分隔结构150被示出为矩形，但是本公开不限于此。例如，分隔结构150也可以为锥形。例如，与图2和图3所示的配置不同，分隔结构150的宽度随着其远离衬底100的上表面而逐渐增加。分隔结构150的形状可以归因于用于形成分隔结构150的蚀刻工艺的特性，但不限于此。

分隔结构150可以分割第一栅电极124、第一栅极电介质层122、第二栅电极224和第二栅极电介质层222。例如，如图1和图2所示，分隔结构150可以沿第一方向X延伸，以分割第一栅电极124与第一栅极电介质层122。第一栅电极124可以通过分隔结构150被物理地和电气地隔离，例如，第一栅电极124可以通过分隔结构150被物理地分割成在第二方向Y上彼此相邻的两个部分。

例如，通过分隔结构150彼此分隔的第一栅电极124的两个部分可以分别是通过分割第一栅电极124和第一栅极电介质层122而形成的第一栅极结构120A和第二栅极结构120B。第一栅极结构120A可以是在衬底100的第一区域I上沿第二方向Y延伸的第一栅极电介质层122和第一栅电极124。第二栅极结构120B可以是在衬底100的第二区域II上沿第二方向Y延伸的第一栅极电介质层122和第一栅电极124。即，分隔结构150可以布置在第一栅极结构120A与第二栅极结构120B之间，以将它们分隔开。

此外，分隔结构150可以分割层间绝缘层160。例如，如图1和图3所示，分隔结构150可以沿第一方向X延伸以分割层间绝缘层160。层间绝缘层160可以通过分隔结构150被物理地分割。因此，层间绝缘层160可以设置在分隔结构150的两个侧壁上。

分隔结构150可以包括绝缘材料。例如，分隔结构150可以包括与层间绝缘层160不同的材料。例如，分隔结构150可以包括与层间绝缘层160相比具有较低的蚀刻速率的材料，例如，分隔结构150可以包括氮化硅。

如图4所示，分隔结构150可以包括第一分隔部分152、连接部分154和第二分隔部分156。第一分隔部分152可以是分隔结构150的分割第一栅电极124的部分。第二分隔部分156可以是分隔结构150的分割第二栅电极224的部分。连接部分154可以连接第一分隔部分152和第二分隔部分156。此外，连接部分154可以是分隔结构150的分割层间绝缘层160的部分。

在一些实施例中，第一分隔部分152的高度和第二分隔部分156的高度可以与第一覆盖图案140的高度和第二覆盖图案240的高度基本相同。在本说明书中，“高度”是指以衬底100的上表面为基准的高度。此外，在本说明书中，“相同”不仅意味着完全相同的事物，而且还意味着由于工艺余量等而可能出现的微小差异。例如，如图2所示，第一分隔部分152的上表面的第一高度H1可以与第一覆盖图案140的上表面的高度基本相同，例如，第一分隔部分152的上表面和第一覆盖图案140的上表面可以在彼此基本相同的水平高度处。结果，在分隔区域CT中，第一覆盖图案140可以通过分隔结构150被物理地分割。

在一些实施例中，连接部分154的高度可以低于第一分隔部分152的高度和第二分隔部分156的高度。例如，如图4所示，连接部分154的上表面的第二高度H2可以低于第一分隔部分152的上表面的第一高度H1。结果，分隔结构150的上表面可以为不规则的形状，例如，分隔结构150的上表面沿第一方向X可以是不平坦的，而具有交替的上下台阶。

例如，分隔结构150可以包括位于其中的第一沟槽T1，例如，分隔结构150的连接部分154可以包括位于连接部分154中的第一沟槽T1。可以通过蚀刻分隔结构150的上部的一部分来形成第一沟槽T1，例如，因此分隔结构150的有第一沟槽T1的部分可以具有比分隔结构150的没有第一沟槽T1的部分低的上表面。即，第一沟槽T1的下表面可以限定连接部分154的上表面，因此第一沟槽T1的下表面可以具有第二高度H2。例如，如图4所示，第一沟槽T1的下表面(即，高度H2)可以低于没有第一沟槽T1的分隔结构150的上表面(即，高度H1)，从而限定交替的上下台阶。

第一沟槽T1的下表面可以低于层间绝缘层160的上表面。例如，如图3所示，第一沟槽T1的下表面的第二高度H2可以低于层间绝缘层160的上表面的第四高度H4。例如，层间绝缘层160的上表面的第四高度H4可以与分隔结构150的上表面的第一高度H1基本相同。由于第一沟槽T1可以通过蚀刻分隔结构150的上部的一部分而形成，所以第一沟槽T1的下表面可以低于层间绝缘层160的上表面。

层间绝缘层160可以包括位于其中的第二沟槽T2。第二沟槽T2可以通过蚀刻第一区域I的层间绝缘层160的上部的一部分来形成。此外，第二沟槽T2可以连接到第一沟槽T1，并且可以暴露第一源极/漏极区域130A。

例如，相对于衬底100的底部，第一沟槽T1的下表面可以高于第二沟槽T2的下表面。例如，如图3所示，第一沟槽T1的下表面的第二高度H2可以高于第二沟槽T2的下表面的第三高度H3。

在一些实施例中，可以通过蚀刻第一源极/漏极区域130A的上部的一部分来形成第二沟槽T2。在图3中，由第二沟槽T2暴露的第一源极/漏极区域130A的上表面被示出为与由第二沟槽T2暴露的层间绝缘层160的上表面位于同一平面上，但是本公开不限于此。例如，取决于形成第二沟槽T2的蚀刻工艺的特性，由第二沟槽T2暴露的第一源极/漏极区域130A的上表面可以高于或低于由第二沟槽T2暴露的层间绝缘层160的上表面。

可以形成接触180以便电连接到第一源极/漏极区域130A。例如，接触180可以延伸穿过层间绝缘层160以连接到第一源极/漏极区域130A。此外，接触180可以形成为与分隔结构150的至少一部分交叠。因此，接触180可以形成在第一区域I和分隔区域CT上方。

例如，参照图3，可以形成用于填充层间绝缘层160的第二沟槽T2和分隔结构150的第一沟槽T1的接触180。结果，分隔结构150的连接部分154可以与接触180交叠。此外，分隔结构150的第一分隔部分152和第二分隔部分156可以不与接触180交叠。

此外，接触180可以包括填充第二沟槽T2的第一部分182和填充第一沟槽T1的第二部分184，例如，第一部分182和第二部分184可以彼此接触并且彼此连续。接触180的第一部分182可以延伸穿过第一区域I上的层间绝缘层160以连接到第一源极/漏极区域130A。另外，接触180的第二部分184可以设置在分隔结构150上。由于第一沟槽T1的下表面的第二高度H2高于第二沟槽T2的下表面的第三高度H3，所以第二部分184的深度可以形成为比第一部分182的深度浅。接触180可以包括但不限于例如W、Al、Cu等。

根据一些实施例的半导体器件还可以包括阻挡金属层186。阻挡金属层186可以沿着第一沟槽T1的下表面和侧壁以及第二沟槽T2的下表面和侧壁延伸。例如，如图3所示，阻挡金属层186可以沿着第一沟槽T1和第二沟槽T2的组合轮廓的侧壁和下表面连续地且共形地延伸。在这种情况下，接触180可以形成在阻挡金属层186上。即，接触180可以形成为填充在形成阻挡金属层186之后留下的第一沟槽T1和第二沟槽T2的区域。阻挡金属层186可以包括但不限于例如Ti或TiN。

根据一些实施例的半导体器件还可以包括硬掩模层170。硬掩模层170可以设置在层间绝缘层160、分隔结构150、第一覆盖图案140和第二覆盖图案240上。在这种情况下，接触180的第一部分182可以延伸穿过硬掩模层170并穿过层间绝缘层160，以连接到第一源极/漏极区域130A。另外，接触180的第二部分184可以延伸穿过硬掩模层170以设置在分隔结构150上。硬掩模层170可以包括但不限于例如TEOS(正硅酸乙酯)。

栅极切口可以用于实现彼此分隔开的半导体元件。例如，形成用于切割栅电极的结构，并且可以实现栅极切口。因此，根据一些实施例的半导体器件可以使用实现栅极切口的分隔区域CT中的分割栅电极和层间绝缘层的分隔结构150，来防止在分隔区域CT中形成过大尺寸的源极/漏极接触。

例如，取决于半导体的设计，可能需要在第一区域I和分隔区域CT上方形成的扩展形式的源极/漏极接触。如果层间绝缘层160保留在分隔区域CT上，则在形成用于源极/漏极接触的接触孔的过程中，可能过度蚀刻分隔区域CT上的层间绝缘层160。因此，会在分隔区域CT上形成过大尺寸的源极/漏极接触，这会增加与相邻接触(例如，在第二区域II中形成的接触)相关的寄生电容。

相比之下，在根据实施例的半导体器件中，通过用分隔结构150替换分隔区域CT上方的层间绝缘层，可以防止在分隔区域CT上形成过大尺寸的源极/漏极接触。例如，在形成用于接触180的接触孔(例如，图35至图38中的CH)的蚀刻工艺中，分隔结构150的耐蚀刻性可以高于层间绝缘层160的耐蚀刻性。因此，分隔区域CT上的接触180的第二部分184可以形成为比第一区域I上的接触180的第一部分182浅的深度。结果，可以减小接触180和与其相邻的接触(例如，形成在第二区域II中的接触)之间的寄生电容，并且可以提供具有改善的性能的半导体器件。

图6A是根据一些实施例的半导体器件的截面图。为了便于说明，将仅简要描述或省略参照图1至图5所描述的内容的重复部分。注意，图6A中的视图对应于图3的视图(即，沿图1中的线B-B')。

参照图6A，在根据一些实施例的半导体器件中，由第二沟槽T2暴露的第一源极/漏极区域130A从由第二沟槽T2暴露的层间绝缘层160的上表面(例如，上方)突出。例如，可以通过蚀刻层间绝缘层160的上部的一部分来形成第二沟槽T2，而可以不蚀刻第一源极/漏极区域130A的上部。在一些实施例中，阻挡金属层186的一部分可以沿着由第二沟槽T2暴露的第一源极/漏极区域130A的轮廓延伸。

图6B是示出根据一些实施例的半导体器件的截面图。为了便于说明，将仅简要描述或省略参照图1至图5所描述的内容的重复部分。注意，图6B中的视图对应于图3的视图(即，沿图1中的线B-B')。

还参照图6B，在根据一些实施例的半导体器件中，分隔结构150的下表面形成为低于场绝缘层110的上表面。例如，可以蚀刻分隔区域CT的场绝缘层110的至少一部分，并且可以形成填充被蚀刻的场绝缘层110的区域的分隔结构150的下部。在一些实施例中，如图所示，分隔结构150可以穿过场绝缘层110。因此，在一些实施例中，分隔结构150可以与衬底100的上表面接触。

分隔结构150的下表面被示出为设置在与衬底100的上表面相同的平面上，但是本公开不限于此。在一些实施例中，分隔结构150的下部可以以嵌入在衬底100中的形式形成。例如，可以蚀刻分隔区域CT中的衬底100的一部分，并且可以形成分隔结构150的下部以填充被蚀刻的衬底100的区域。因此，在一些实施例中，分隔结构150的下表面可以形成为低于衬底100的最上表面。

在一些实施例中，分隔结构150的下部可以以嵌入在场绝缘层110中的形式形成。例如，与所示的配置不同，可以蚀刻分隔区域CT的场绝缘层110的一部分，并且可以形成分隔结构150的下部以填充被蚀刻的场绝缘层110的区域。因此，在一些实施例中，分隔结构150的下表面可以形成为高于衬底100的上表面并且低于场绝缘层110的最上表面。

图7是根据一些实施例的半导体器件的布局图。图8是沿图7的线E-E'截取的截面图。为了便于说明，将仅简要描述或省略参照图1至图5描述的内容的重复部分。

参照图7和图8，在根据一些实施例的半导体器件中，接触180形成在第一区域I、分隔区域CT和第二区域II上方。例如，接触180还可以包括填充层间绝缘层160的第三沟槽T3的第三部分188。可以通过蚀刻第二区域II中的层间绝缘层160的一部分来形成第三沟槽T3。此外，第三沟槽T3可以连接到第一沟槽T1。

第三沟槽T3的下表面可以低于第一沟槽T1的下表面。例如，第三沟槽T3的下表面的第五高度H5可以低于第一沟槽T1的下表面的第二高度H2。这允许第三部分188的深度大于第二部分184的深度。在一些实施例中，第三沟槽T3的下表面的第五高度H5可以与第二沟槽T2的下表面的第三高度H3基本相同。

图9是根据一些实施例的半导体器件的布局图。图10是沿图9中的线F-F'截取的截面图。为了便于说明，将仅简要说明或省略参照图1至图5、图8和图9描述的内容的重复部分。

参照图9和图10，在根据一些实施例的半导体器件中，接触180可以连接到第一源极/漏极区域130A和第二源极/漏极区域130B。例如，接触180的第三部分188穿透第二区域II上的硬掩模层170和层间绝缘层160，并且可以连接到第二源极/漏极区域130B。由于第一部分182、第二部分184和第三部分188可以彼此连接，所以接触180可以是第一源极/漏极区域130A和第二源极/漏极区域130B共用的共享接触。

在一些实施例中，可以通过蚀刻第二源极/漏极区域130B的上部的一部分来形成第三沟槽T3。由第三沟槽T3暴露的第二源极/漏极区域130B的上表面被示出为与由第三沟槽T3暴露的层间绝缘层160的上表面设置在同一平面上，但是本公开不限于此。例如，根据形成第三沟槽T3的蚀刻工艺的特性，由第三沟槽T3暴露的第二源极/漏极区域130B的上表面可以高于或低于由第三沟槽T3暴露的层间绝缘层160的上表面。

此外，由第三沟槽T3暴露的第二源极/漏极区域130B的上表面被示出为与由第二沟槽T2暴露的第一源极/漏极区域130A的上表面设置在同一平面上，但是本公开不限于此。例如，由第三沟槽T3暴露的第二源极/漏极区域130B的上表面可以高于或低于由第二沟槽T2暴露的第一源极/漏极区域130A的上表面。

图11是根据一些实施例的半导体器件的布局图。图12是沿图11中的线G-G'截取的截面图。为了便于说明，将仅简要描述或省略参照图1至图5描述的内容的重复部分。

参照图11和图12，根据一些实施例的半导体器件还包括第三鳍型图案F3和第三源极/漏极区域130C。

第三鳍型图案F3可以形成在衬底100的第一区域I上。此外，第三鳍型图案F3可以与第一鳍型图案F1和第二鳍型图案F2间隔地延伸。例如，第三鳍型图案F3可以跨过第一鳍型图案F1与第二鳍型图案F2间隔开以沿第一方向X延伸。

第三源极/漏极区域130C可以形成在位于第一栅电极124的两侧的第三鳍型图案F3中。然而，第三源极/漏极区域130C可以通过第一栅极间隔物126与第一栅电极124绝缘。结果，第三源极/漏极区域130C可以用作包括第三鳍型图案F3和第一栅电极124的晶体管的源极/漏极。

在一些实施例中，接触180可以连接到第一源极/漏极区域130A和第三源极/漏极区域130C。例如，接触180的第一部分182穿透第一区域I上的硬掩模层170以及层间绝缘层160，并且可以连接到第一源极/漏极区域130A和第三源极/漏极区域130C。换句话说，接触180可以是第一源极/漏极区域130A和第三源极/漏极区域130C共用的共享接触。

由第二沟槽T2暴露的第三源极/漏极区域130C的上表面被示出为与由第二沟槽T2暴露的第一源极/漏极区域130A的上表面设置在同一平面上，但是本公开不限于此。例如，由第二沟槽T2暴露的第三源极/漏极区域130C的上表面可以高于或低于由第二沟槽T2暴露的第一源极/漏极区域130A的上表面。

在下文中，将参照图1至图5和图13至图38描述根据一些实施例的半导体器件。图13至图38是根据一些实施例的用于说明制造半导体器件的方法的中间步骤图。为了便于说明，将仅简要描述或省略参照图1至图5所描述的内容的重复部分。

图13是根据一些实施例的半导体器件的制造阶段的布局图。图14是沿图13中的线A1-A1'的截面图。图15是沿图13中的线B1-B1'的截面图。图16是沿图13中的线C1-C1'的截面图。图17是沿图13中的线D-D1'的截面图。

参照图13至图17，在衬底100上形成第一伪栅极电介质层122D、第一伪栅电极124D、第二伪栅极电介质层222D、第二伪栅电极224D、第一栅极间隔物126、第二栅极间隔物226、第一源极/漏极区域130A和第二源极/漏极区域130B。

首先，可以提供包括第一鳍型图案F1和第二鳍型图案F2的衬底100。第一鳍型图案F1和第二鳍型图案F2均可以从衬底100突出并且沿第一方向X延伸。第一鳍型图案F1和第二鳍型图案F2可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。

随后，可以在衬底100上形成场绝缘层110。场绝缘层110可以覆盖第一鳍型图案F1的侧壁的一部分和第二鳍型图案F2的侧壁的一部分。

随后，可以在衬底100上形成第一伪栅极电介质层122D、第一伪栅电极124D、第二伪栅极电介质层222D和第二栅电极224。

例如，可以在衬底100和场绝缘层110上顺序地形成绝缘层和导电层，并且可以使用沿第二方向Y延伸的多个伪覆盖图案1002来使绝缘层和导电层图案化。因此，可以在衬底100和场绝缘层110上形成彼此间隔开并沿第二方向Y延伸的第一伪栅电极124D和第二伪栅电极224D。

随后，可以形成第一鳍型图案F1中的第一源极/漏极区域130A和第二鳍型图案F2中的第二源极/漏极区域130B。例如，第一栅极间隔物126可以形成在第一伪栅电极124D的侧壁上，第二栅极间隔物226可以形成在第二伪栅电极224D的侧壁上。随后，可以使用将第一伪栅电极124D、第一栅极间隔物126、第二伪栅电极224D和第二栅极间隔物226用作蚀刻掩模的蚀刻工艺，来蚀刻第一鳍型图案F1的一部分和第二鳍型图案F2的一部分。随后，可以使用外延生长方法在被蚀刻的第一鳍型图案F1中形成第一源极/漏极区域130A，在被蚀刻的第二鳍型图案F2中形成第二源极/漏极区域130B。

将参照图18至图22说明下一阶段。图18是根据一些实施例的半导体器件的制造阶段的布局图。图19是沿图18中的线A2-A2'的截面图。图20是沿图18中的线B2-B2'的截面图。图21是沿图18中的线C2-C2'的截面图。图22是沿图18中的线D2-D2'的截面图。

参照图18至图22，用第一栅电极124代替第一伪栅电极124D，用第二栅电极224代替第二伪栅电极224D。

首先，可以在衬底100和场绝缘层110上形成层间绝缘层160。可以形成填充***空间的层间绝缘层160。例如，层间绝缘层160可以覆盖第一源极/漏极区域130A和第二源极/漏极区域130B。

随后，可以去除第一伪栅极电介质层122D、第一伪栅电极124D、第二伪栅极电介质层222D和第二伪栅电极224D。例如，在执行平坦化工艺直到暴露第一伪栅电极124D的上表面和第二伪栅电极224D的上表面之后，可以去除第一伪栅极电介质层122D、第一伪栅电极124D、第二伪栅极电介质层222D和第二伪栅电极224D。

随后，可以在去除第一伪栅极电介质层122D和第一伪栅电极124D的区域中顺序地形成第一栅极电介质层122和第一栅电极124。此外，可以在去除第二伪栅极电介质层222D和第二伪栅电极224D的区域中顺序地形成第二栅极电介质层222和第二栅电极224。

在一些实施例中，该方法还可以包括形成第一覆盖图案140和第二覆盖图案240。例如，第一栅电极124的上部和第二栅电极224的上部可以凹陷，直到它们变得低于层间绝缘层160的上表面。随后，第一覆盖图案140可以形成在凹陷的第一栅电极124上，第二覆盖图案240可以形成在凹陷的第二栅电极224上。

将参照图23至图26来说明下一阶段。图23是根据一些实施例的半导体器件的制造阶段的布局图。图24是沿图23中的线A3-A3'的截面图。图25是沿图23中的线B3-B3'的截面图。图26是沿图23中的线C3-C3'的截面图。图27是沿图23中的线D3-D3'的截面图。

参照图23至图26，分隔区域CT上的第一栅电极124和第二栅电极224被暴露。例如，可以形成覆盖第一区域I和第二区域II并暴露分隔区域CT的掩模图案1004。结果，可以暴露分隔区域CT上的第一覆盖图案140和第二覆盖图案240。

掩模图案1004可以通过例如光刻工艺形成，但是不限于此。掩模图案1004可以包括例如氮化硅。

随后，可以使用掩模图案1004作为蚀刻掩模来蚀刻第一覆盖图案140和第二覆盖图案240。结果，可以暴露分隔区域CT上的第一栅电极124和第二栅电极224。

在一些实施例中，层间绝缘层160可以与第一覆盖图案140和第二覆盖图案240一起被蚀刻。因此，如图25所示，可以暴露分隔区域CT上的场绝缘层110。然而，本公开不限于此。例如，在一些实施例中，可以仅蚀刻层间绝缘层160的一部分，并且可以不暴露分隔区域CT上的场绝缘层110。在另一示例中，在一些实施例中，可以不蚀刻层间绝缘层160。

在一些实施例中，场绝缘层110的至少一部分可以与层间绝缘层160一起被蚀刻。例如，可以蚀刻分隔区域CT上的场绝缘层110的一部分。结果，分隔区域CT上的场绝缘层110的上表面可以形成为低于第一区域I和第二区域II的场绝缘层110的上表面。在另一示例中，可以蚀刻分隔区域CT上的整个场绝缘层110。因此，可以暴露分隔区域CT上的衬底100。

在一些实施例中，衬底100的一部分可以与层间绝缘层160和场绝缘层110一起被蚀刻。例如，可以蚀刻分隔区域CT上的衬底100的一部分。结果，分隔区域CT上的衬底100的上表面可以形成为低于第一区域I和第二区域II的衬底100的上表面。

将参照图27至图30来说明下一阶段。图27是根据一些实施例的半导体器件的制造阶段的布局图。图28是沿图27中的线A4-A4'的截面图。图29是沿图27中的线B4-B4'的截面图。图30是沿图27中的线C1-C4'的截面图。

参照图27至图30，使用掩模图案1004作为蚀刻掩模，形成第一栅电极124、第一栅极电介质层122、第二栅电极224和第二栅极电介质层222。因此，可以在衬底100的第一区域I上形成第一栅极结构120A，可以在衬底100的第二区域II上形成与第一栅极结构120A分隔的第二栅极结构120B。

可以在分隔区域CT上形成沿第二方向Y延伸的第四沟槽T4。第四沟槽T4的下表面可以由分隔区域CT上的场绝缘层110的上表面限定。第四沟槽T4的侧壁可以由第一栅电极124的侧壁、第一覆盖图案140的侧壁、第二栅电极224的侧壁、第二覆盖图案240的侧壁和层间绝缘层160的侧壁限定。

在一些实施例中，层间绝缘层160可以与第一栅电极124和第二栅电极224一起被蚀刻。例如，在根据图23至图26的工艺中，分隔区域CT上的层间绝缘层160可以不被完全蚀刻。在这种情况下，分隔区域CT上的层间绝缘层160可以与第一栅电极124和第二栅电极224一起被完全蚀刻。结果，可以暴露分隔区域CT上的场绝缘层110。

将参照图31至图34来说明下一阶段。图31是根据一些实施例的半导体器件的制造阶段的布局图。图32是沿图31中的线A5-A5'的截面图。图33是沿图31中的线B5-B5'的截面图。图34是沿图31中的线C5-C5'的截面图。

参照图31至图34，在分隔区域CT上形成分隔结构150。

例如，可以形成用于填充第四沟槽T4的分隔结构150。随后，可以执行平坦化工艺直到暴露第一覆盖图案140的上表面、第二覆盖图案240的上表面和层间绝缘层160的上表面。结果，第一栅电极124、第一覆盖图案140、第二栅电极224、第二覆盖图案240和层间绝缘层160可以通过分隔结构150被物理地分割。

分隔结构150可以包括绝缘材料，例如，分隔结构150的绝缘材料可以与层间绝缘层160的绝缘材料不同，并且分隔结构150的蚀刻速率低于层间绝缘层160的蚀刻速率。例如，分隔结构150可以包括氮化硅。因此，第一栅电极124和第二栅电极224可以通过分隔结构150彼此电隔离。

在一些实施例中，该方法还可以包括在形成分隔结构150之后形成硬掩模层170。例如，可以在层间绝缘层160、分隔结构150、第一覆盖图案140和第二覆盖图案240上形成硬掩模层170。硬掩模层170可以包括例如但不限于TEOS(正硅酸乙酯)。

将参照图35至图38来说明下一阶段。图35是根据一些实施例的半导体器件的制造阶段的布局图。图36是沿图35中的线A6-A6'的截面图。图37是沿图35中的线B6-B6'的截面图。图38是沿图35中的线C6-C6'的截面图。

参照图35至图38，形成用于暴露第一源极/漏极区域130A的接触孔CH。接触孔CH可以形成在第一区域I和分隔区域CT上方。例如，接触孔CH可以包括分隔结构150中的第一沟槽T1以及第一区域I上的层间绝缘层160中的第二沟槽T2。例如，如图37所示，第一沟槽T1和第二沟槽T2可以彼此连接并且彼此流体连通。

可以通过相对于层间绝缘层160具有比分隔结构150更大的蚀刻速率的蚀刻工艺来形成接触孔CH。即，如前所述，可以调整蚀刻工艺以使层间绝缘层160被蚀刻得比分隔结构150快，例如，因此可以从层间绝缘层160比从分隔结构150去除更多的材料，从而在层间绝缘层160中形成比分隔结构150中的第一沟槽T1更深的第二沟槽T2。结果，如图37所示，第一沟槽T1的下表面可以形成为高于第二沟槽T2的下表面。

此外，如图38所示，可以形成具有不规则形状的上表面的分隔结构150。例如，分隔结构150可以包括第一分隔部分152、连接部分154和第二分隔部分156。在一些实施例中，连接部分154的高度可以低于第一分隔部分152的高度和第二分隔部分156的高度。

因此，如图3所示，接触180可以被形成为使得接触180的在分隔区域CT上的第二部分184的深度比接触180的在第一区域I上的第一部分182的深度浅。结果，可以防止在分隔区域CT上形成过大尺寸的源极/漏极接触，例如，由于使用分隔结构150使得第二部分184具有较浅的深度。这样，可以减小接触180与第二区域II中的相邻接触之间的寄生电容，并且可以提供具有改善的性能的半导体器件。

通过总结和回顾，实施例的各方面提供了具有改善的性能的半导体器件。实施例的各方面还提供了能够制造具有改善的性能的半导体器件的制造方法。即，根据实施例，通过用分隔结构150(例如，SiN)代替分隔区域CT上方的层间绝缘层，可以防止在分隔区域CT上形成过大尺寸的源极/漏极接触。结果，可以减小接触和与其相邻的接触之间的寄生电容，并且可以提供用于制造具有改善的性能的半导体器件的方法。

本文已经公开了示例实施例，虽然采用了特定术语，但是这些术语仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。