阅读说明：本技术 高电压半导体器件及其制造方法 (High voltage semiconductor device and method of manufacturing the same ) 是由 朴淳烈 金伦亨 柳惟信 于 2019-02-14 设计创作，主要内容包括：本发明公开了一种高电压半导体器件及其制造方法。所述高电压半导体器件包括：第一导电类型的半导体区,其具有第一区域和第二区域；第一绝缘图案,其设置在半导体区的第一区域之上以具有第一厚度；第二绝缘图案,其设置在半导体区的第二区域之上以具有大于第一厚度的第二厚度；以及栅电极,其设置在第一绝缘图案和第二绝缘图案之上以在第一区域与第二区域之间的边界区域之上具有台阶结构。栅电极具有以下掺杂分布：在第一区域之上分布在栅电极中的杂质离子的最大射程的位置位于与在第二区域之上分布在栅电极中的杂质离子的最大射程的位置基本相同的水平高度。(the invention discloses a high voltage semiconductor device and a method of manufacturing the same. The high voltage semiconductor device includes: a semiconductor region of a first conductivity type having a first region and a second region; a first insulating pattern disposed over a first region of the semiconductor region to have a first thickness; a second insulating pattern disposed over a second region of the semiconductor region to have a second thickness greater than the first thickness; and a gate electrode disposed over the first and second insulating patterns to have a stepped structure over a boundary region between the first and second regions. The gate electrode has the following doping profile: the position of the maximum range of the impurity ions distributed in the gate electrode over the first region is located at substantially the same level as the position of the maximum range of the impurity ions distributed in the gate electrode over the second region.)

高电压半导体器件及其制造方法

相关申请的交叉引用

本申请要求于2018年6月11日提交的申请号为10-2018-0066709的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各种实施例涉及高电压半导体器件及其制造方法。

背景技术

兼具控制器和驱动器功能的集成电路可以用在智能型电源设备(smart powerdevice)中。智能型电源设备的输出电路可以被设计为包括在高电压下工作的横向双扩散MOS(LDMOS)晶体管。因此，LDMOS晶体管的击穿电压(例如漏极结击穿电压和栅极电介质击穿电压)是可能直接影响LDMOS晶体管的稳定工作的重要因素。另外，LDMOS晶体管的导通电阻(Ron)值也可以是可能影响LDMOS晶体管的电特性(例如，LDMOS晶体管的电流驱动能力)的重要因素。

发明内容

各种实施例涉及高电压半导体器件及其制造方法。

根据一个实施例，所述高电压半导体器件包括：第一导电类型的半导体区，其具有第一区域和第二区域；第一绝缘图案，其设置在半导体区的第一区域之上且具有第一厚度；第二绝缘图案，其设置在半导体区的第二区域之上且具有大于第一厚度的第二厚度；以及栅电极，其设置在第一绝缘图案和第二绝缘图案之上以在第一区域与第二区域之间的边界区域之上具有台阶结构。栅电极具有以下掺杂分布：在第一区域之上分布在栅电极中的杂质离子的最大射程的位置位于与在第二区域之上分布在栅电极中的杂质离子的最大射程的位置实质上相同的水平高度。

根据一个实施例，提供了一种制造高电压半导体器件的方法。该方法包括在具有第一导电类型的半导体区的第一区域和第二区域之上形成栅极图案。栅极图案在第一区域与第二区域之间的边界区域之上具有台阶状表面轮廓。在栅极图案上形成平坦化的离子注入缓冲层。该平坦化的离子注入缓冲层在第一区域之上的厚度不同于该平坦化的离子注入缓冲层在第二区域之上的厚度。使用该平坦化的离子注入缓冲层作为屏蔽层(screenlayer)来将杂质离子注入到栅极图案中，以形成栅电极。

根据一个实施例，一种半导体器件包括：栅电极，其设置在第一绝缘图案和第二绝缘图案之上，以在第一绝缘图案与第二绝缘图案之间的边界区域上具有台阶结构。栅电极具有以下掺杂分布：在第一绝缘图案之上分布在栅电极中的杂质离子的最大射程的位置位于与在第二绝缘图案之上分布在栅电极中的杂质离子的最大射程的位置实质上相同的水平高度。

附图说明

鉴于附图和随附的详细描述，本公开的各种实施例将变得更加明显，其中：

图1是示出根据本公开的实施例的高电压半导体器件的横截面图；以及

图2至图5是示出根据本公开的实施例的制造高电压半导体器件的方法的横截面图。

具体实施方式

在以下对实施例的描述中，应理解，术语“第一”和“第二”旨在标识元件，但不用于仅限定元件本身或表示特定顺序。另外，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“之下”或“下方”时，其旨在表示相对位置关系，但不用于限制元件与其他元件直接接触或者在它们之间存在至少一个居间元件的特定情况。因此，本文使用的诸如“上”、“之上”、“上面”、“之下”、“下方”、“下面”等术语仅用于描述特定实施例的目的，并非旨在限制本公开的范围。此外，当一个元件被称为“连接”或“耦接”到另一个元件时，该元件可以直接电或机械地连接或耦接到其他元件，或者可以通过替换它们之间的其他元件而形成连接关系或耦接关系。

各种实施例涉及高电压半导体器件及其制造方法。

图1是示出根据本公开的实施例的高电压半导体器件100的横截面图。参考图1，高电压半导体器件100可以包括第一导电类型的半导体区104，该半导体区104具有第一区域206A和第二区域206B。半导体区104可以设置在第二导电类型的衬底102上。在一个实施例中，第一导电类型可以是N型，第二导电类型可以是P型。在一个实施例中，半导体区104可以是漂移区。可替代地，半导体区104可以是阱区。半导体区104的第一区域206A可以被定义为与栅电极206的一部分和第一绝缘图案202垂直重叠的区域。半导体区104的第二区域206B可以被定义为与栅电极206的另一部分和第二绝缘图案204垂直重叠的区域。第一绝缘图案202和第二绝缘图案204可以设置成彼此相邻。第二导电类型的主体区(即P型主体区106)可以设置在半导体区104的上部中。第一导电类型的源极区(即N型源极区108)可以设置在P型主体区106的上部中。N型源极区108可以通过P型主体区106而与半导体区104分开。N型源极区108可以与源极端子S电耦接。P型主体区106的位于N型源极区108与半导体区104的上部之间的上部可以被定义为沟道区112。第一导电类型的漏极区(即N型漏极区110)可以设置在半导体区104的上部中。N型漏极区110可以通过半导体区104而与P型主体区106分开。N型漏极区110可以与漏极端子D电耦接。

具有第一厚度的第一绝缘图案202可以设置在半导体区104的第一区域206A上。第一绝缘图案202可以用作栅极绝缘图案。在一个实施例中，第一绝缘图案202可以包括氧化物层。具有第二厚度的第二绝缘图案204可以设置在半导体区104的第二区域206B上。第二绝缘图案204可以用作场板(field plate)绝缘图案。在一个实施例中，第二绝缘图案204可以包括氧化物层。第一绝缘图案202和第二绝缘图案204可以是相同的材料层。可替代地，第一绝缘图案202可以包括与第二绝缘图案204不同的材料层。第二绝缘图案204可以设置在半导体区104的第二区域206B上，并且可以延伸到N型漏极区110上。因此，第二绝缘图案204的一部分可以与N型漏极区110的一部分垂直地重叠。在第一区域206A和第二区域206B之间的边界区域上，第一绝缘图案202的侧表面可以与第二绝缘图案204的侧表面直接接触。对应于第二绝缘图案204的实质厚度的第二厚度可以大于对应于第一绝缘图案202的实质厚度的第一厚度。第一绝缘图案202的底表面可以位于与第二绝缘图案204的底表面基本相同的水平高度。因此，第二绝缘图案204的顶表面可以位于比第一绝缘图案202的顶表面的水平高度高的水平高度。因此，第一绝缘图案202和第二绝缘图案204可以在第一区域206A和第二区域206B之间的边界区域上提供台阶结构。

栅电极206可以设置在第一绝缘图案202上，并且可以延伸到位于半导体区104的第二区域206B上的第二绝缘图案204上。栅电极206可以与栅极端子G电耦接。栅电极206的与N型源极区108相邻的一个侧表面可以与第一绝缘图案202的侧表面对齐。栅电极206的与N型漏极区110相邻的另一个侧表面可以位于第二绝缘图案204上。在第一区域206A上设置在第一绝缘图案202上的栅电极206的厚度可以与在第二区域206B上设置在第二绝缘图案204上的栅电极206的厚度基本相同。因此，由于第一区域206A和第二区域206B之间的边界区域上的水平高度差，栅电极206可以具有台阶状表面轮廓。第一区域206A上的栅电极206的顶表面与第二区域206B上的栅电极206的顶表面之间的水平高度差可以和第一绝缘图案202的顶表面与第二绝缘图案204的顶表面之间的水平高度差相同。在一个实施例中，栅电极206可以由掺杂的多晶硅层形成或构成。栅极间隔件208可以设置在栅电极206的每个侧表面上。栅极间隔件208可以由绝缘层形成或构成。

栅电极206可以具有以下掺杂分布(doping profile)：分布在第一区域206A之上的栅电极206中的杂质离子的最大射程(projection range)Rp的位置位于与分布在第二区域206B之上的栅电极206中的杂质离子的最大射程的位置基本相同的水平高度，如虚线300所示。杂质离子的最大射程Rp被定义为注入的离子的分布中沿着注入方向的最大投射深度。通常，如果某一栅电极被设置成具有与栅电极206相同的形状，则与在第二区域206B之上分布在该某一栅电极中的杂质离子的最大射程Rp的位置相比，在第一区域206A之上分布在该某一栅电极中的杂质离子的最大射程Rp的位置可以位于相对低的水平高度。也就是说，遍及该某一栅电极，分布在该某一栅电极中的杂质离子的最大射程Rp的位置可以位于与该某一栅电极的顶表面相同的距离处。这可能归因于以下事实：在具有台阶状表面轮廓的该某一栅电极上形成了具有均匀厚度的离子注入缓冲层，然后利用离子注入缓冲层作为屏蔽层来将杂质离子注入到该某一栅电极中。在这种情况下，如果将栅极电压施加至该某一栅电极，则所产生的穿过第二区域206B上的第二绝缘图案204的垂直电场可以显著地低于所产生的穿过第一区域206A上第一绝缘图案202的垂直电场。结果，半导体区104的第二区域206B中的电流驱动能力(例如，漏极电流驱动能力)可能变得明显低于半导体区104的第一区域206A中的电流驱动能力(例如，漏极电流驱动能力)。

相反，根据本实施例，在第一区域206A上分布在栅电极206中的杂质离子的最大射程Rp的位置可以位于与在第二区域206B上分布在栅电极206中的杂质离子的最大射程Rp的位置基本相同的水平高度。这表示栅电极206的与第二绝缘图案204相邻的下部充分地掺杂了杂质离子。因此，虽然第二区域206B上的垂直电场和第二区域206B中的电流驱动能力仍然低于第一区域206A上的垂直电场和第一区域206A中的电流驱动能力，但是与通常情况相比，第二区域206B上的垂直电场与第一区域206A上的垂直电场之间的差以及第二区域206B中的电流驱动能力与第一区域206A中的电流驱动能力之间的差可以得到降低。也就是说，根据本实施例，由于栅电极206的掺杂分布，第二区域206B上的垂直电场可以增大，从而改善第二区域206B中的电流驱动能力。此外，由于栅电极206的与第二绝缘图案204相邻的下部以杂质离子重掺杂，因此可以防止在栅电极206的下部中出现杂质耗尽现象(也称为多晶耗尽现象)。在热扩散过程期间，可能由于用于对栅电极(例如，多晶硅栅电极)进行掺杂的离子注入工艺的剂量和能量不足、或者多晶硅栅电极中的杂质离子的激活不足而出现多晶耗尽现象。如果在多晶硅栅电极的与栅极绝缘层相邻的下部中出现多晶耗尽现象，则在多晶硅栅电极的下部中杂质离子可能被耗尽，并且施加至多晶硅栅电极的栅极电压的一部分可能被施加至多晶硅栅电极的杂质耗尽区。因此，包括多晶硅栅电极的MOS器件的阈值电压可能增大。然而，根据本实施例，因为在栅电极206的与第二绝缘图案204相邻的下部中重掺杂有杂质离子，所以可以抑制多晶硅耗尽现象的发生。

图2至图5是示出根据本公开的实施例的制造高电压半导体器件的方法的横截面图。参考图2，可以提供半导体衬底102。半导体衬底102可以是硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗硅(SiGeOI)衬底。如果高电压半导体器件是N沟道LDMOS晶体管，则半导体衬底102可以是P型。可以在半导体衬底102上形成N型半导体区104，即N型漂移区。在一个实施例中，可以通过用诸如磷离子的N型杂质对半导体衬底102的上部进行掺杂来形成半导体区104。接下来，可以使用预定的掩模图案将诸如硼离子的P型杂质注入到半导体区104的一部分中，以在半导体区104的上部中形成P型主体区106。

参考图3，可以在半导体区104上形成第一绝缘图案202和第二绝缘图案204。第一绝缘图案202可以被形成为以预定的长度延伸到P型主体区106的一部分上。第一绝缘图案202的一个侧表面可以与第二绝缘图案204的一个侧表面直接接触。第一绝缘图案202可以具有第一厚度，第二绝缘图案204可以具有大于第一厚度的第二厚度。在一个实施例中，第一绝缘图案202和第二绝缘图案204可以由相同的材料层形成，例如氧化物层。第一绝缘图案202可以形成在半导体区104的第一区域206A上。第二绝缘图案204可以形成在半导体区104的第二区域206B上，并且可以延伸到半导体区104的与第二区域206B相邻的一部分上。半导体区104的第一区域206A可以被定义为与第一绝缘图案202和在后续工艺中形成的栅电极的一部分垂直重叠的区域。半导体区104的第二区域206B可以被定义为与第二绝缘图案204和在后续工艺中形成的栅电极的另一部分垂直重叠的区域。第一绝缘图案202的底表面和第二绝缘图案204的底表面可以位于与半导体区104的顶表面基本相同的水平高度。由于第二绝缘图案204比第一绝缘图案202厚，第二绝缘图案204的顶表面可以位于高于第一绝缘图案202的顶表面的水平高度的水平高度。

可以在第一绝缘图案202和第二绝缘图案204上形成栅极图案206P。在半导体区104的第一区域206A上，栅极图案206P的底表面可以与第一绝缘图案202的顶表面直接接触。在半导体区104的第二区域206B上，栅极图案206P的底表面可以与第二绝缘图案204的顶表面直接接触。栅极图案206P可以被形成为在第一区域206A和第二区域206B之间的边界区域上具有台阶状表面轮廓。在一个实施例中，栅极图案206P可以具有均匀的厚度。也就是说，栅极图案206P在半导体区104的第一区域206A上的厚度可以基本上等于栅极图案206P在半导体区104的第二区域206B上的厚度。因此，栅极图案206P在半导体区104的第二区域206B上的顶表面可以位于比栅极图案206P在半导体区104的第一区域206A上的顶表面的水平高度要高的水平高度。在一个实施例中，栅极图案206P可以由多晶硅层形成。例如，栅极图案206P可以由未掺杂的多晶硅层或轻掺杂的多晶硅层形成。可以在栅极图案206P的每个侧表面上形成栅极间隔件208。在一个实施例中，栅极间隔件208可以由绝缘层形成，例如，氮化物层。

参考图4，可以在半导体区104和P型主体区106上形成离子注入缓冲层310，以覆盖栅极图案206P和栅极间隔件208。在一个实施例中，离子注入缓冲层310可以形成在氧化物层上。由于栅极图案206P被形成为在第一区域206A和第二区域206B之间的边界区域上具有台阶状表面轮廓，所以离子注入缓冲层310也可以被形成为在第一区域206A和第二区域206B之间的边界区域上具有台阶状表面轮廓。离子注入缓冲层310在第一区域206A上的厚度T11可以基本上等于离子注入缓冲层310在第二区域206B上的厚度T12。离子注入缓冲层310可以被形成为使得离子注入缓冲层310在第一区域206A上的顶表面位于比栅极图案206P在第二区域206B上的顶表面的水平高度要高的水平高度。因此，离子注入缓冲层310在第一区域206A上的厚度T11可以大于栅极图案206P在第一区域206A上的顶表面与栅极图案206P在第二区域206B上的顶表面之间的水平高度差。在形成了具有台阶状表面轮廓的离子注入缓冲层310之后，可以对离子注入缓冲层310应用平坦化工艺，以提供平坦化的表面，该平坦化的表面位于由图4的虚线320所指示的水平高度。在一个实施例中，可以使用化学机械抛光(CMP)技术来执行应用于离子注入缓冲层310的平坦化工艺。

参考图5，通过将平坦化工艺应用于离子注入缓冲层310，可以形成平坦化的离子注入缓冲层312。平坦化的离子注入缓冲层312的顶表面可以基本上是平的，而与水平平面(horizontal level)相对应。因此，平坦化的离子注入缓冲层312在第一区域206A上的厚度T21可以大于平坦化的离子注入缓冲层312在第二区域206B上的厚度T22。在形成了平坦化的离子注入缓冲层312之后，可以使用平坦化的离子注入缓冲层312作为屏蔽层来将杂质离子注入到栅极图案206P中以形成栅电极206。可以执行用于形成栅电极206的掺杂工艺(例如，离子注入工艺)使得杂质离子的最大射程Rp的位置位于第二区域206B上的栅极图案206P的下部，如虚线300所示。在这种情况下，由于厚度T21与厚度T22之间的差，杂质离子的最大射程Rp的位置可以位于第一区域206A上的栅极图案206P的中部。也就是说，杂质离子的最大射程Rp的位置可以位于第一区域206A上的栅极图案206P的中部中，并且可以位于第二区域206B上的栅极图案206P的下部中。如果适当地调整平坦化的离子注入缓冲层312在第一区域206A上的厚度T21和平坦化的离子注入缓冲层312在第二区域206B上的厚度T22，则分布在栅电极206中的杂质离子的最大射程Rp可以位于与虚线300相对应的水平平面。在执行了用于形成栅电极206的掺杂工艺之后，可以去除平坦化的离子注入缓冲层312。随后，可以使用适当的掩模图案来将N型杂质离子注入到半导体区104和P型主体区106中，从而在P型主体区106中形成N型源极区以及在半导体区104中形成N型漏极区。

根据上述实施例，由于场板绝缘图案比栅极绝缘图案厚，因此杂质离子可以被注入到具有台阶结构的栅极图案中，使得杂质离子的最大射程的位置位于栅极图案中的水平平面。结果，栅极图案的与场板绝缘图案相邻的下部可以重掺杂有杂质离子，以防止在栅极图案的下部中发生多晶耗尽现象，并改善在场板绝缘图案下面的半导体区中的电流驱动能力。

以上已经为了说明的目的而公开了本公开的实施例。本领域普通技术人员将理解，在不脱离如所附权利要求中公开的本公开的范围和精神的情况下，可以进行各种修改、添加和替换。