阅读说明：本技术 一种半导体器件及其制造方法 (A kind of semiconductor devices and its manufacturing method ) 是由 乔明 孟培培 张波 于 2019-09-06 设计创作，主要内容包括：本发明涉及一种半导体器件及其制造方法,属于功率半导体技术领域。所述的半导体器件由多个结构相同的元胞以叉指方式连接形成,所述的元胞结构包括第二导电类型衬底、第一导电类型轻掺杂外延层、扩散第二导电类型阱区、绝缘介质槽、第一导电类型耗尽型沟道区、具有第一导电类型的第一、第三重掺杂区,具有第二导电类型的第二重掺杂区、氧化介质层、金属阴极和金属阳极。本发明通过引入绝缘介质槽,不仅提升器件击穿电压,并且在槽底部与衬底之间形成新的横向沟道,起到优化恒流特性,提升动态阻抗的功能,可极大增强输出电流的稳定性。通过仿真得到器件耐压值为300V时,夹断电压在3.5V以下,动态阻抗可达200MΩ,具有非常好的恒流特性。(The present invention relates to a kind of semiconductor devices and its manufacturing methods, belong to power semiconductor technologies field.The semiconductor devices is connected with interdigited fashion by the identical cellular of multiple structures and is formed, the structure cell includes the second conductivity type substrate, the first conduction type lightly doped epitaxial layer, diffusion the second conduction type well region, dielectric slot, the first conduction type deplection type channel area, first with the first conduction type, third heavily doped region, the second heavily doped region, oxide isolation layer, metallic cathode and metal anode with the second conduction type.The present invention not only promotes device electric breakdown strength, and form new lateral channel between trench bottom and substrate, plays optimization constant-current characteristics, promote the function of motional impedance, can greatly enhance the stability of output electric current by introducing dielectric slot.When by emulation, to obtain device pressure voltage be 300V, pinch-off voltage, hereinafter, motional impedance is up to 200M Ω, has extraordinary constant-current characteristics in 3.5V.)

一种半导体器件及其制造方法

技术领域

本发明属于功率半导体器件技术领域，具体涉及一种半导体器件及其制造方法。

背景技术

恒流源是一种常用的电子设备与装置，在电子线路中使用相当普遍。恒流源通常用于保护整个电路，即使电路中出现电压不稳定或者负载电阻值变化较大的情况，仍能保证整个电路供电电流的稳定。恒流二极管(CRD，Constant Regulating Diode)是一种常用半导体恒流器件，把二极管作为恒流源代替普通的由晶体管、稳压管以及电阻等多个电子元件组成的恒流源，实现电路结构简单化与小型化。目前常见恒流二极管输出电流在几毫安至几十毫安之间，可用于直接驱动负载，由于具有器件体积小、器件可靠性高的特点，使其相较于传统恒流源有很大优势。另外恒流二极管的***电路简单，使用方便，已广泛应用于自动控制、仪器仪表及保护电路等领域。目前恒流二极管的正向击穿电压普遍位于30～100V区间内，存在击穿电压较低的问题，同时能提供的恒定电流值也偏低，而要保证较高恒流值必然需要较大的芯片面积，进而带来成本上的提升。

发明内容

本发明所要解决的技术问题是针对现有技术存在的问题，提供一种半导体器件及其制造方法。

为解决上述技术问题，本发明实施例提供一种半导体器件，由多个结构相同的元胞以叉指方式连接形成，所述元胞结构包括第二导电类型衬底、第一导电类型轻掺杂外延层、氧化介质层、金属阴极和金属阳极；第一导电类型轻掺杂外延层中具有扩散第二导电类型阱区、第一导电类型耗尽型沟道区、第一重掺杂区、第二重掺杂区和第三重掺杂区，第一重掺杂区和第三重掺杂区为第一导电类型，第二重掺杂区为第二导电类型；

所述第一导电类型轻掺杂外延层位于第二导电类型衬底上方，扩散第二导电类型阱区设置在第一导电类型轻掺杂外延层中，第一导电类型耗尽型沟道区位于第一导电类型轻掺杂外延层的上层，第一重掺杂区和第二重掺杂区并排位于扩散第二导电类型阱区的部分上层；第三重掺杂区位于所述第一导电类型轻掺杂外延层的上层一侧；

氧化介质层位于第一重掺杂区的第一部分和第一导电类型耗尽型沟道区上；金属阴极位于第一重掺杂区的第二部分、第二重掺杂区的第一部分和氧化介质层上；金属阳极位于第三重掺杂区的第一部分上；所述第一重掺杂区与第二重掺杂区短接，并与金属阴极形成欧姆接触，所述第三重掺杂区与金属阳极形成欧姆接触；

在扩散第二导电类型阱区和第二第一导电类型重掺杂区之间设置绝缘介质槽；氧化介质层还位于第二重掺杂区的第二部分、第三重掺杂区的第二部分和绝缘介质槽上。

本发明的有益效果是：本发明的半导体器件在外延层中注入推结形成阱区，在阱区表面与两阱区中间形成沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，另外，在横向采用绝缘介质槽耐压，合理设置介质槽深度与外延层厚度，则介质槽底部与衬底之间形成横向沟道可起到优化恒流特性、提升动态阻抗的功能，极大增强器件输出电流稳定性，此外，采用绝缘介质槽结构，在器件内部起到延长电流路径作用，随着阳极电压升高，耗尽层持续扩展进而对电流通路进行压缩，可增强器件输出电流稳定性；介质槽结构实现了在较小芯片面积上获得更优恒流特性和更高耐压的目的。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，金属阴极与金属阳极沿着氧化介质层的表面延伸形成场板结构。

采用上述进一步方案的有益效果是：使器件得到更高耐压值。

进一步的，还包括槽侧壁第二导电类型掺杂区，槽侧壁第二导电类型掺杂区位于绝缘介质槽和扩散第二导电类型阱区之间，且与扩散第二导电类型阱区和第一导电类型轻掺杂外延层接触。

采用上述进一步方案的有益效果是：增强介质槽底部角落以及JFET沟道区耗尽效果，不仅降低介质槽拐角处电场峰值，提升器件耐压值，并且改善器件恒流特性，增大器件动态阻抗。

进一步的，还包括埋氧化层，埋氧化层位于第二导电类型衬底和第一导电类型轻掺杂外延层之间，且将所述第三重掺杂区的掺杂类型替换为第二导电类型，形成第四重掺杂区。

采用上述进一步方案的有益效果是：器件阳极采用第二导电类型掺杂，双极型导电模式可增大恒流值；在衬底上方采用埋氧化层隔离纵向寄生PNP晶体管漏电，可避免带来器件恒流特性的过度退化。

进一步的，还包括埋氧化层，埋氧化层位于第二导电类型衬底和第一导电类型轻掺杂外延层之间，且将所述第三重掺杂区的掺杂替换为第二导电类型轻掺杂，形成第二导电类型轻掺杂区。

采用上述进一步方案的有益效果是：阳极采用第二导电类型轻掺杂是为了防止寄生PNP晶体管通过槽侧壁第二导电类型掺杂区而过早击穿，并且降低空穴电流比例，保证器件恒流特性。

进一步的，所述绝缘介质槽的填充材料为二氧化硅、氮化硅或二氧化硅与多晶硅的混合物。

进一步的，所述半导体器件所采用的材料为硅或者碳化硅。

进一步的，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。

为解决上述技术问题，本发明实施例还提供一种半导体器件的制造方法，包括以下步骤：

选用第二导电类型硅片作为第二导电类型衬底，采用外延工艺，在所述衬底上形成第一导电类型轻掺杂外延层；

在第一导电类型轻掺杂外延层中间隔的形成扩散第二导电类型阱区；

在间隔形成的扩散第二导电类型阱区的两侧形成介质槽，使用绝缘介质层填充所述介质槽形成绝缘介质槽；

采用离子注入工艺，在整个第一导电类型轻掺杂外延层表面进行离子注入，形成第一导电类型耗尽型沟道区；

在扩散第二导电类型阱区的部分上层和第一导电类型轻掺杂外延层的上层两端形成第一重掺杂区与第三重掺杂区；

在扩散第二导电类型阱区的上层中，第一重掺杂区的一侧形成第二重掺杂区；

在第一导电类型轻掺杂外延层上形成氧化介质层；光刻并刻蚀所述氧化介质层形成欧姆孔，淀积铝金属并反刻，形成金属阴极与金属阳极；

在氧化介质层、金属阴极与金属阳极上淀积钝化层，刻蚀PAD孔；

在衬底下方背注金属，形成背面金属电极。

本发明的有益效果是：本发明的半导体器件制造方法在外延层中注入推结形成阱区，在阱区表面与两阱区中间形成沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，另外，在横向采用绝缘介质槽耐压，合理设置介质槽深度与外延层厚度，则介质槽底部与衬底之间形成横向沟道可起到优化恒流特性、提升动态阻抗的功能，极大增强器件输出电流稳定性，此外，采用绝缘介质槽结构，在器件内部起到延长电流路径作用，随着阳极电压升高，耗尽层持续扩展进而对电流通路进行压缩，可增强器件输出电流稳定性；介质槽结构实现了在较小芯片面积上获得更优恒流特性和更高耐压的目的。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步的，通过多次离子注入形成扩散第二导电类型阱区，其中，后一次离子注入的能量与剂量低于前一次离子注入的能量与剂量。

采用上述进一步方案的有益效果是：减弱表面沟道与扩散阱区杂质补偿程度，降低表面耗尽沟道与JFET导电沟道过渡区域宽度，易于表面沟道夹断，降低夹断电压，提升器件恒流特性。

附图说明

图1(a)-图1(d)为本发明第一至第四实施例的一种半导体器件的剖面结构示意图；

图2(a)-图2(b)为本发明第一至第二实施例的一种半导体器件的元胞结构示意图；

图3为本发明第二实施例的一种半导体器件的元胞工艺仿真示意图；

图4为本发明第二实施例的一种半导体器件的电流-电压曲线图；

图5为本发明第二实施例的一种半导体器件的动态阻抗-电压曲线图；

图6(a)-图6(h)为本发明第五实施例的一种半导体器件的制造方法的工艺流程示意图；

图7(a)-图7(h)为本发明第五实施例的一种半导体器件的制造过程对应的工艺仿真图。

附图中，各标号所代表的部件列表如下：

1(1)、1(2)…1(i)为元胞结构，i为正整数，表示元胞个数，2、第二导电类型衬底，3、第一导电类型轻掺杂外延层，4、扩散第二导电类型阱区，5、绝缘介质槽，6、第一导电类型耗尽型沟道区，7、第一重掺杂区，8、第二重掺杂区，9、第三重掺杂区，10、氧化介质层，11、金属阴极，12、金属阳极，13、槽侧壁第二导电类型掺杂区，14、第四重掺杂区，15、埋氧化层。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1(a)、2(a)所示，本发明第一实施例提供的一种半导体器件，由多个结构相同的元胞以叉指方式连接形成，所述元胞结构包括第二导电类型衬底2、第一导电类型轻掺杂外延层3、氧化介质层10、金属阴极11和金属阳极12；第一导电类型轻掺杂外延层3中具有扩散第二导电类型阱区4、第一导电类型耗尽型沟道区6、第一重掺杂区7、第二重掺杂区8和第三重掺杂区9，第一重掺杂区7和第三重掺杂区9为第一导电类型，第二重掺杂区8为第二导电类型；

所述第一导电类型轻掺杂外延层3位于第二导电类型衬底2上方，扩散第二导电类型阱区4设置在第一导电类型轻掺杂外延层3中，第一导电类型耗尽型沟道区6位于第一导电类型轻掺杂外延层3的上层，第一重掺杂区7和第二重掺杂区8并排位于扩散第二导电类型阱区4的部分上层；第三重掺杂区9位于所述第一导电类型轻掺杂外延层3的上层一侧；

氧化介质层10位于第一重掺杂区7的第一部分和第一导电类型耗尽型沟道区6上；金属阴极11位于第一重掺杂区7的第二部分、第二重掺杂区8的第一部分和氧化介质层10上；金属阳极12位于第三重掺杂区9的第一部分上；所述第一重掺杂区7与第二重掺杂区8短接，并与金属阴极11形成欧姆接触，所述第三重掺杂区9与金属阳极12形成欧姆接触；

其特征在于，在扩散第二导电类型阱区4和第二第一导电类型重掺杂区9之间设置绝缘介质槽5；氧化介质层10还位于第二重掺杂区8的第二部分、第三重掺杂区9的第二部分和绝缘介质槽5上。

上述实施例中，本发明的半导体器件在外延层中注入推结形成阱区，在阱区表面与两阱区中间分别形成耗尽型沟道和JFET沟道，双沟道的形式提升了器件恒流效果和动态阻抗值。本发明的半导体器件在横向采用绝缘介质槽耐压，合理设置介质槽深度与外延层厚度，则介质槽底部与衬底之间形成横向沟道可起到优化恒流特性、提升动态阻抗的功能，极大增强器件输出电流稳定性，仿真表明器件工作在20V电压条件下时，其每微米的动态阻抗值高达200MΩ，具有极其优异的恒流特性。本发明的半导体器件采用绝缘介质槽结构，在器件内部起到延长电流路径作用，随着阳极电压升高，耗尽层持续扩展进而对电流通路进行压缩，可增强器件输出电流稳定性；介质槽结构实现了在较小芯片面积上获得更优恒流特性和更高耐压的目的。

所述元胞的个数i可根据具体电流能力需求进行调整。扩散第二导电类型阱区4的间距可进行适当调整，以保证表面第一导电类型耗尽型沟道区6先于JFET沟道区夹断或二者实现同时夹断，得到较低夹断电压和较优恒流效果。

下面以第一导电类型为N型，第二导电类型为P型来介绍本发明的工作原理，此时，扩散第二导电类型阱区4为扩散P型阱区，第一导电类型耗尽型沟道区6为N型耗尽型沟道区，具有第一导电类型的第一重掺杂区7为第一N型重掺杂区，具有第二导电类型的第二重掺杂区8为第二P型重掺杂区，具有第一导电类型的第三重掺杂区9为第三N型重掺杂区，第一导电类型轻掺杂外延层3为N型轻掺杂外延层。本发明的工作原理如下：

所述半导体器件是由1(1)、1(2)…1(i)等多个元胞以叉指方式连接得到的，元胞的个数i可以根据具体的电流能力需求进行调节。本发明通过在扩散P型阱区表面调沟注入磷离子，使表面补偿形成N型耗尽型沟道区，再依次注入形成第一N型重掺杂区、第二P型重掺杂区以及第三N型重掺杂区。在扩散P型阱区与第三N型重掺杂区之间设置有绝缘介质槽5，既可承受横向耐压，又能起到延长电流路径的作用。介质槽底部横向沟道结构在表面沟道耗尽之后，也会随着阳极电压的增加继续耗尽。由于所有电流均会流过底部横向沟道，且与沟道衬底结耗尽的方向近似于垂直，因此器件电流所流经路径持续变窄，动态电阻增加，器件具有很高的恒流特性。

在实际工作情况下，器件金属阳极12连接高电位，金属阴极11连接低电位，扩散P型阱区与N型轻掺杂外延层之间形成耗尽层，两元胞扩散P型阱区之间区域形成垂直JFET沟道。随着阳极电压增大，表面耗尽沟道耗尽层不断向上方扩展，耗尽层的展宽导致导电沟道区域变窄。沟道在未夹断前，其特性相当于一个半导体电阻，电流随着电压的增大而线性增大，此时器件状态工作于线性区；当阳极电压继续增大到使表面沟道完全耗尽时，沟道区域被夹断，此时的阳极电压称为夹断电压，沟道夹断后，继续增加阳极电压，夹断点随阳极电压的增大变化缓慢，器件电流增大速度变缓，此时器件工作在过渡区域；随后再增加阳极电压，沟道内载流子速度达到饱和状态，在到达夹断点时被耗尽区强电场扫入第一N型重掺杂区中，夹断点与电流值都基本不再变化，器件工作在恒流区。在此过程中，位于相邻扩散P型阱区之间的垂直JFET沟道区两端由于也存在压降，因此也会有耗尽层向中间扩展的类似夹断过程。在器件实现夹断进入恒流区之后，介质槽底部与P型衬底之间的横向沟道区域尚未夹断。阳极电压继续增加后，横向沟道会被持续耗尽，电流的流通路径持续变窄，因此可使器件动态电阻保持在较高水平，器件具有非常优异的恒流特性。

此外，调整扩散P型阱区的间距、注入能量和推结时间，使垂直沟道与表面耗尽沟道区实现同时夹断，可进一步提升器件恒流特性；电流值大小可通过调整调沟注入磷离子剂量、N型耗尽型沟道区长度以及扩散P型阱区剂量进行调节；金属阴极11与金属阳极12可以向两侧延伸形成场板结构，金属场板长度可调节，结合P型掺杂衬底共同辅助耗尽外延层，实现器件较高的正向击穿电压。

如图1(b)、2(b)所示，本发明第二实施例提供的一种半导体器件，是在本发明第一实施例的基础上，使金属阴极11与金属阳极12沿着氧化介质层10的表面延伸形成场板结构。该结构中，场板长度可调节，可有效屏蔽介质槽底部拐角处高电场峰值，优化器件体内电场分布，使器件得到更高击穿电压。

如图1(c)所示，本发明第三实施例提供的一种半导体器件，是在本发明第一实施例的基础上，还设置槽侧壁第二导电类型掺杂区13，槽侧壁第二导电类型掺杂区13位于绝缘介质槽5和扩散第二导电类型阱区(4)之间，且与扩散第二导电类型阱区4和第一导电类型轻掺杂外延层3接触。

上述实施例可增强介质槽底部拐角及扩散第二导电类型阱区4下方区域耗尽效果，优化介质槽拐角处电场，提升器件耐压值，并且改善器件恒流特性，增大器件动态阻抗。

如图1(d)所示，本发明第四实施例提供的一种半导体器件，是在本发明第一实施例的基础上，还包括埋氧化层15，埋氧化层15位于第二导电类型衬底2和第一导电类型轻掺杂外延层3之间，且将所述第三重掺杂区9的掺杂类型替换为第二导电类型，形成第四重掺杂区14。

上述实施例中，半导体器件为双极型器件，电流密度较单极型器件大。由于有两种载流子参与导电，在相同的阳极电压下不仅电流密度高，且由于外延层中的电导调制效应，器件会更容易快速达到饱和状态，具有较小的夹断电压。金属阳极与阴极向两侧延伸形成场板结构，缓解了氧化介质槽底部电场集中效应，有效防止器件发生过早击穿，提升器件耐压值。对于双极型器件，由于阳极接触区、第一导电类型轻掺杂外延层及扩散第二导电类型型阱区形成的寄生PNP晶体管所固有的厄尔利效应，器件输出曲线随着阳极电压的增加上升明显，动态阻抗值较小，恒流特性一般较差。而本发明实施例中绝缘介质槽的采用，在槽底部与衬底之间引入横向沟道结构，随着阳极电压的增加，有效沟道厚度会变窄，等效为延长了寄生PNP晶体管有效基区宽度，对于厄尔利效应具有一定抑制作用，保证器件较高的动态阻抗值。而考虑到纵向寄生PNP晶体管的穿通问题，采用SOI硅片结构，在第二导电类型衬底2和第一导电类型轻掺杂外延层3之间设置有埋氧化层15，可以避免纵向寄生PNP晶体管漏电问题，可避免带来器件恒流特性的过度退化。

可选地，还包括埋氧化层15，埋氧化层15位于第二导电类型衬底2和第一导电类型轻掺杂外延层3之间，且将所述第三重掺杂区9的掺杂替换为第二导电类型轻掺杂，形成第二导电类型轻掺杂区。该结构中的阳极采用第二导电类型轻掺杂是为了防止寄生PNP晶体管通过槽侧壁第二导电类型掺杂区13而过早击穿，并且降低空穴电流比例，保证器件恒流特性。

可选地，所述绝缘介质槽5的填充材料为二氧化硅、氮化硅或二氧化硅与多晶硅的混合物。所述绝缘介质槽5的填充材料还可以为其它绝缘材料或多种材料的混合。此外，绝缘介质槽5的横向宽度可调节，以使器件获得不同耐压值；绝缘介质槽5的纵向深度可调节，进而改变电流路径长度和槽底部横向沟道厚度，优化器件恒流特性，提升器件动态阻抗值。

可选地，所述半导体器件所采用的材料为硅或者碳化硅。

可选地，所述第一导电类型为N型，所述第二导电类型为P型；或者所述第一导电类型为P型，所述第二导电类型为N型。此时第二导电类型衬底2可采用P型材料衬底，起到对沟道辅助耗尽作用，加快JFET导电沟道耗尽，夹断电压可达到3.5V以下。

借助于MEDICI器件结构仿真软件对本发明第二实施例的半导体器件的元胞结构进行器件仿真，如图3所示，以第一导电类型为N型，第二导电类型为P型，正向耐压为300V，电流约为1.4E-5A/μm的半导体器件为例说明仿真参数：初始硅片厚度约为250μm，P型轻掺杂衬底的浓度为3.6E14cm^-3，N型轻掺杂外延层的浓度为2.5E15cm^-3，外延层厚度约为10.5μm，扩散P型阱区掺入硼，表面峰值浓度为4.0E17cm^-3，阱区结深为4.0μm，其横向宽度约为9.0μm左右，相邻的两个扩散P型阱区的距离为3.0μm；绝缘介质槽5采用二氧化硅材料，其横向尺寸为10.0μm，纵向尺寸为6.5μm；用作欧姆接触的第一N型重掺杂区和第三N型重掺杂区掺入磷，峰值浓度为8.0E19cm^-3，结深为0.5μm，同样用于欧姆接触的第二P型重掺杂区掺入硼，峰值浓度也为8.0E19cm^-3，结深为0.5μm；耗尽型沟道区的长度在3.5μm左右，沟道的厚度大约为50nm，掺杂浓度为7.5E17cm^-3；金属阴极11与金属阳极12的厚度为2.5μm，且两者均跨过介质槽约4.0um形成金属场板结构；阴极部分第一N型重掺杂区、耗尽型沟道区及JFET区域上方的氧化层厚度为0.8um。如图4所示，经计算可以得出器件的夹断电压在3.5V以下，夹断电压及恒流值可通过调节扩散P型阱区的注入剂量、耗尽型沟道区注入剂量进行调整，对于夹断电压来说这两个参数的影响最为显著，同时两相邻扩散P型阱区间距、N型轻掺杂外延层浓度对器件夹断特性也会有部分影响。从图中可以看出，当达到恒流区之后，器件电流基本保持恒定值，具有很高的动态阻抗值，恒流特性非常好。

如图5所示，器件工作在20V电压下时，其动态阻抗值为204MΩ，相较于一般恒流器件可提升十几倍以上，在正常工作区间范围内输出具有非常高的稳定性。合理调整N型轻掺杂外延层的厚度与浓度、绝缘介质槽5的深度等参数可得到非常好的恒流特性。

如图6(a)-6(h)以及图7(a)-7(h)所示，本发明的第五实施例提供的一种半导体器件的制造方法，包括以下步骤：

选用第二导电类型硅片作为第二导电类型衬底2，采用外延工艺，在所述衬底上形成第一导电类型轻掺杂外延层3；

在第一导电类型轻掺杂外延层3中间隔的形成扩散第二导电类型阱区4；

在间隔形成的扩散第二导电类型阱区4的两侧形成介质槽，使用绝缘介质层填充所述介质槽形成绝缘介质槽5；

采用离子注入工艺，在整个第一导电类型轻掺杂外延层3表面进行离子注入，形成第一导电类型耗尽型沟道区6；

在扩散第二导电类型阱区4的部分上层和第一导电类型轻掺杂外延层3的上层两端形成第一重掺杂区7与第三重掺杂区9；

在扩散第二导电类型阱区4的上层中，在第一重掺杂区7的一侧形成第二重掺杂区8；

在第一导电类型轻掺杂外延层3上形成氧化介质层10；光刻并刻蚀所述氧化介质层10形成欧姆孔，淀积铝金属并反刻，形成金属阴极11与金属阳极12；

在氧化介质层10、金属阴极11与金属阳极12上淀积钝化层，刻蚀PAD孔；

在衬底下方背注金属，形成背面金属电极。

上述实施例中，本发明的半导体器件制造方法在外延层中注入推结形成阱区，在阱区表面与两阱区中间分别形成耗尽型沟道和JFET沟道，双沟道的形式提升了器件恒流效果和动态阻抗值，另外，在横向采用绝缘介质槽耐压，合理设置介质槽深度与外延层厚度，则介质槽底部与衬底之间形成横向沟道可起到优化恒流特性、提升动态阻抗的功能，极大增强器件输出电流稳定性，并且，采用绝缘介质槽结构，在器件内部起到延长电流路径作用，随着阳极电压升高，耗尽层持续扩展进而对电流通路进行压缩，可增强器件输出电流稳定性；介质槽结构实现了在较小芯片面积上获得更优恒流特性和更高耐压的目的。

其中，在进行扩散P型阱区4注入前，进行预氧处理，再采用光刻工艺，并通过离子注入和高温推结处理形成扩散第二导电类型阱区4，之后刻蚀去除多余的氧化层，多余的氧化层为经过预氧处理产生的氧化层以及在所述高温推结处理的过程中，在器件表面生长出来的氧化层。此时，离子注入能量为80keV，高温推结时间约为500分钟；

形成绝缘介质层5的具体步骤为：在第一导电类型轻掺杂外延层3的表面依次淀积氧化层和Si3N4，采用光刻和刻蚀工艺，在第一导电类型轻掺杂外延层3中形成介质槽，刻蚀掉Si3N4后淀积绝缘介质层，刻蚀第一导电类型轻掺杂外延层3表面的绝缘介质层和氧化层后形成绝缘介质槽5；

在进行第一重掺杂区7与第三重掺杂区9注入前，进行预氧处理，然后采用光刻工艺，再通过离子注入工艺注入第一导电类型杂质，从而形成第一重掺杂区7与第三重掺杂区9，采用光刻工艺，再通过离子注入工艺注入第二导电类型杂质，从而形成第二重掺杂区8，然后刻蚀去除多余的氧化层，多余的氧化层为经过预氧处理产生的氧化层；

在形成扩散第二导电类型阱区4、第一导电类型耗尽型沟道区6、第一重掺杂区7与第三重掺杂区9之前，对器件进行预氧处理，防止后续杂质注入带来的损伤。所述氧化介质层10为致密氧化物。

另外，扩散第二导电类型阱区4注入剂量可适当调节，配合不同第一导电类型耗尽型沟道区6注入剂量，二者杂质补偿后形成表面沟道净掺杂剂量，使器件获得不同电流量级；同时第一导电类型耗尽型沟道区6长度可调节，进而改变器件电流值大小和恒流特性。

可选地，通过多次离子注入形成扩散第二导电类型阱区4，其中，后一次离子注入的能量与剂量低于前一次离子注入的能量与剂量。

上述实施例减弱表面沟道与扩散阱区杂质补偿程度，降低表面耗尽沟道与JFET导电沟道过渡区域宽度，易于表面沟道夹断，降低夹断电压，提升器件恒流特性。其中，后续可经过较短时间的推阱过程而形成。

本发明所提出的半导体器件采用第二导电类型衬底，在第一导电类型轻掺杂外延层厚度合适的情况下，能够起到辅助耗尽两元胞扩散第二导电类型阱区之间JFET区域及其下方区域的作用，加快JFET导电沟道耗尽，实现较低的夹断电压和较高的动态阻抗；在扩散第二导电类型阱区与第三重掺杂区之间设置有绝缘介质槽，结合上方金属场板结构能够在较小的芯片面积上实现较高耐压值；同时介质槽底部与衬底之间形成横向导电沟道，沟道耗尽方向垂直于电流方向，衬底对横向沟道的辅助耗尽作用进一步增强器件恒流特性，所设计出的器件具有很高的动态阻抗值；并且绝缘介质槽的引入使得器件内部电流路径长度增加，在大部分电流通路上电流流向垂直于耗尽方向，更好的实现器件夹断特性，器件输出具有很高的稳定性；在制造工艺上可采用多次注入形成扩散第二导电类型阱区，同时缩短高温推结时间，减弱表面耗尽沟道与扩散第二导电类型阱区杂质补偿程度，降低表面耗尽沟道与JFET导电沟道过渡区域宽度，易于表面沟道夹断，提升器件恒流能力。本发明半导体器件金属场板的长度、介质槽宽度、扩散第二导电类型阱区及第一导电类型耗尽型沟道区掺杂剂量等参数均可进行调节，以满足不同电流等级和耐压值需求，增加器件设计的灵活性。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。