阅读说明：本技术 半导体存储器装置 (Semiconductor memory device with a memory cell having a plurality of memory cells ) 是由 吴星来 金东赫 丁寿男 于 2018-10-09 设计创作，主要内容包括：一种半导体存储器装置,该半导体存储器装置包括：存储器结构体,其包括第一平面和第二平面,第一平面和第二平面各自包括联接到在第一方向上延伸的字线和在第二方向上延伸的位线的存储器单元并且第一平面和第二平面沿着第一方向设置；以及逻辑结构体,其被设置在基板和存储器结构体之间,并且包括行解码器。所述行解码器包括共同联接到第一平面和第二平面的通过晶体管电路以及控制通过晶体管电路的块开关电路。所述块开关电路被设置在逻辑结构体的在与第一方向和第二方向垂直的第三方向上与第一平面和第二平面交叠的第一平面区域和第二平面区域中,并且所述通过晶体管电路被设置在第一平面区域和第二平面区域之间的间隔区域中。(A semiconductor memory device, the semiconductor memory device comprising: a memory structure including a first plane and a second plane, each of the first plane and the second plane including memory cells coupled to word lines extending in a first direction and bit lines extending in a second direction and the first plane and the second plane being disposed along the first direction; and a logic structure disposed between the substrate and the memory structure and including a row decoder. The row decoder includes pass transistor circuits commonly coupled to the first plane and the second plane and a block switch circuit controlling the pass transistor circuits. The block switch circuit is provided in a first planar area and a second planar area of the logic structure body which overlap with the first plane and the second plane in a third direction perpendicular to the first direction and the second direction, and the pass transistor circuit is provided in a spacing area between the first planar area and the second planar area.)

半导体存储器装置

技术领域

本发明的各种实施方式总体上涉及半导体存储器装置。具体地讲，实施方式涉及一种包括多个平面的半导体存储器装置。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体实现的存储器装置，并且通常被分为易失性存储器装置和非易失性存储器装置。

易失性存储器装置是当供电中断时所存储的数据丢失的存储器装置。易失性存储器装置的示例包括SRAM(静态随机存取存储器)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器装置是即使当供电中断时也保持其中存储的数据的存储器装置。非易失性存储器装置的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、FLASH存储器、PCRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)。

发明内容

在实施方式中，一种半导体存储器装置可包括存储器结构体和逻辑结构体。存储器结构体可包括第一平面和第二平面，第一平面和第二平面各自包括联接到在第一方向上延伸的多条字线和在第二方向上延伸的多条位线的存储器单元，并且第一平面和第二平面沿着第一方向设置。逻辑结构体可被设置在基板和存储器结构体之间，并且可包括行解码器。行解码器可包括共同联接到第一平面和第二平面的通过晶体管电路以及控制通过晶体管电路的块开关电路。块开关电路可被设置在逻辑结构体的在与第一方向和第二方向垂直的第三方向上与第一平面和第二平面交叠的第一平面区域和第二平面区域中，并且通过晶体管电路可被设置在第一平面区域和第二平面区域之间的间隔区域中。

在实施方式中，一种半导体存储器装置可包括存储器结构体和逻辑结构体。存储器结构体可包括第一平面和第二平面，第一平面和第二平面各自包括多个存储器单元，并且第一平面和第二平面沿着第一方向设置，并且逻辑结构体可设置在基板和存储器结构体之间并且可包括同时控制第一平面和第二平面的行解码器以及分别控制第一平面和第二平面的第一页缓冲器电路和第二页缓冲器电路。行解码器可包括通过晶体管电路以及控制通过晶体管电路的块开关电路。第一页缓冲器电路和第二页缓冲器电路可分别与第一平面和第二平面交叠，并且可被设置成具有在第一方向上延伸的形状。块开关电路可包括第一子块开关电路和第二子块开关电路，第一子块开关电路和第二子块开关电路分别与第一平面和第二平面交叠，并且可被设置成具有在第二方向上延伸的形状。通过晶体管电路可设置在第一平面和第二平面之间的区域中，并且可包括共同联接到第一平面和第二平面的多个通过晶体管。

在实施方式中，一种半导体存储器装置包括：存储器结构体，其包括沿着第一方向设置的第一平面和第二平面，所述第一平面和所述第二平面各自具有联接到在第一方向上延伸的字线和在第二方向上延伸的位线的存储器单元；以及逻辑结构体，其包括行解码器。该行解码器具有：通过晶体管电路，其联接到第一平面和第二平面，并且被设置在沿第三方向与第一平面和第二平面交叠的第一平面区域和第二平面区域之间的间隔区域中；以及块开关电路，其被配置为控制通过晶体管电路，并且被设置在第一平面区域和第二平面区域中。

附图说明

图1是示出根据实施方式的半导体存储器装置的框图。

图2是示出图1所示的存储块当中的存储块的立体图。

图3是图2所示的存储块的等效电路图。

图4是示出图1所示的行解码器的示意性配置的框图。

图5是示出图4所示的多个通过晶体管组中的一个与其所对应的块开关之间的联接关系的图。

图6是示意性地示出根据实施方式的半导体存储器装置的结构的立体图。

图7是示意性地示出图6的逻辑结构体的俯视图。

图8至图10是示出根据实施方式的半导体存储器装置的横截面图。

图11是示意性地示出根据实施方式的半导体存储器装置的逻辑结构体的俯视图。

图12是示出根据实施方式的半导体存储器装置的框图。

图13是示意性地示出图12所示的半导体存储器装置的结构的立体图。

图14是描述图12所示的半导体存储器装置的数据处理操作的表的示例。

图15是示意性地示出包括根据实施方式的半导体存储器装置的存储器系统的示例的框图。

图16是示意性地示出包括根据实施方式的半导体存储器装置的计算系统的示例的框图。

具体实施方式

下面参照附图更详细地描述本发明的各种实施方式。然而，我们注意到，本发明可按照不同的形式和变化具体实现，并且不应被解释为限于本文所阐述的实施方式。相反，提供所描述的实施方式以使得本公开将彻底和完整，并且将向本发明所属领域的技术人员充分传达本发明。贯穿本公开，相似的标号贯穿本发明的各种附图和实施方式表示相似的部件。需要注意的是，对“实施方式”的引用未必仅意指一个实施方式，并且对“实施方式”的不同引用未必是相同的实施方式。

附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。

将进一步理解，当元件被称为“连接到”或“联接到”另一元件时，其可直接位于另一元件上，连接到或联接到另一元件，或者可存在一个或更多个中间元件。另外，还将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。

本文所使用的术语仅是为了描述特定实施方式，而非旨在限制本发明。

如本文所用，除非上下文另外清楚地指示，否则单数形式也可包括复数形式，反之亦然。

以下，将在下面参照附图通过实施方式的各种示例描述半导体存储器装置。

图1是示出根据实施方式的半导体存储器装置100的框图。

参照图1，根据实施方式的半导体存储器装置100可包括第一平面110-1和第二平面110-2、行解码器120、第一页缓冲器电路130-1和第二页缓冲器电路130-2以及***电路140。

第一平面110-1和第二平面110-2中的每一个可包括具有与其中存储的数据对应的状态的多个存储器单元。可通过字线和位线访问存储器单元。存储器单元可以是当供电中断时丢失其中存储的数据的易失性存储器单元，或者可以是即使当供电中断时也保持其中存储的数据的非易失性存储器单元。

尽管下面描述了半导体存储器装置100是垂直NAND闪存装置，但是将理解，本发明不限于此。

第一平面110-1和第二平面110-2中的每一个可包括多个存储块BLK1至BLKz(z是2或更大的自然数)。尽管未示出，存储块BLK1至BLKz中的每一个可包括多个单元串。多个单元串中的每一个可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。

第一平面110-1和第二平面110-2可通过局部行线LRL1至LRLz共同联接到行解码器120。包括在第一平面110-1中的第i(i是z或更小的自然数)存储块BLKi和包括在第二平面110-2中的第i存储块BLKi可通过局部行线LRLi共同联接到行解码器120。第i存储块BLKi可对应于第一平面110-1和第二平面110-2的多个存储块BLK1至BLKz当中的任一个存储块。局部行线LRLi可包括一条或更多条局部漏极选择线、多条局部字线以及一条或更多条局部源极选择线。

第一平面110-1可通过位线BL联接到第一页缓冲器电路130-1。第二平面110-2可通过位线BL联接到第二页缓冲器电路130-2。

第一平面110-1和第二平面110-2可在其操作(例如，编程操作和读操作)中通过第一页缓冲器电路130-1和第二页缓冲器电路130-2彼此独立地被控制。通过这样彼此独立地控制，第一平面110-1和第二平面110-2可并行或单独地执行特定操作。例如，当第一平面110-1和第二平面110-2中的每一个的一个页的大小为16KB时，第一平面110-1和第二平面110-2可并行操作并且处理32KB的数据，或者第一平面110-1和第二平面110-2中的仅一个可操作并处理16KB的数据。

行解码器120可同时控制第一平面110-1和第二平面110-2。行解码器120可从***电路140接收行地址X_A和操作电压X_V。行解码器120可响应于行地址X_A同时选择包括在第一平面110-1中的存储块BLK1至BLKz中的一个和包括在第二平面110-2中的存储块BLK1至BLKz中的一个。行解码器120可将从***电路140提供的操作电压X_V传送到联接到所选存储块的局部行线。

行解码器120可由第一平面110-1和第二平面110-2共享。根据实施方式，由于两个平面110-1和110-2共享一个行解码器120，所以行解码器的数量和占用面积可减小，由此，集成度可改进。

第一页缓冲器电路130-1和第二页缓冲器电路130-2可通过位线BL分别联接到与其对应的第一平面110-1和第二平面110-2。例如，第一页缓冲器电路130-1可联接到第一平面110-1。第二页缓冲器电路130-2可联接到第二平面110-2。第一页缓冲器电路130-1和第二页缓冲器电路130-2中的每一个可包括联接到位线BL的多个页缓冲器PB。

第一页缓冲器电路130-1可从***电路140接收第一页缓冲器控制信号PB_C1，并且可向***电路140发送数据信号D1以及从***电路140接收数据信号D1。第二页缓冲器电路130-2可从***电路140接收第二页缓冲器控制信号PB_C2，并且可向***电路140发送数据信号D2以及从***电路140接收数据信号D2。

第一页缓冲器电路130-1可响应于第一页缓冲器控制信号PB_C1控制排列在第一平面110-1中的位线BL。例如，第一页缓冲器电路130-1可响应于第一页缓冲器控制信号PB_C1通过检测第一平面110-1的位线BL的信号来检测存储在第一平面110-1的存储器单元中的数据，并且可根据所检测到的数据将数据信号D1发送到***电路140。第一页缓冲器电路130-1可响应于第一页缓冲器控制信号PB_C1基于从***电路140接收的数据信号D1对位线BL施加信号，由此，可将数据写在第一平面110-1的存储器单元中。第一页缓冲器电路130-1可将数据写在联接到通过行解码器120启用的字线的存储器单元中或从该存储器单元读取数据。第二页缓冲器电路130-2也可按照与第一页缓冲器电路130-1相似的方式操作。

***电路140可从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储控制器)发送数据DATA以及从该装置接收数据DATA。***电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写在第一平面110-1和第二平面110-2中或者从第一平面110-1和第二平面110-2读取数据的信号(例如，行地址X_A、第一页缓冲器控制信号PB_C1和第二页缓冲器控制信号PB_C2等)。***电路140可生成半导体存储器装置100中所需的各种电压(包括操作电压X_V)。

下文中，在附图中，与基板和/或基层的顶表面平行的方向被定义为第一方向FD，与第一方向FD交叉并与基板和/或基层的顶表面平行的方向被定义为第二方向SD，从基板和/或基层的顶表面垂直投影(即，垂直于基板和/或基层的顶表面)的方向被定义为第三方向TD。第一方向FD可对应于字线的延伸方向，第二方向SD可对应于位线的延伸方向。第一方向FD和第二方向SD可彼此基本上垂直地交叉。在附图中，箭头所指示的方向和与其相反的方向表示相同的方向。

图2是示出图1所示的多个存储块中的存储块BLKi的立体图。存储块BLKi可对应于图1所示的多个存储块BLK1至BLKz当中的多个存储块中的任一个。

参照图2，基层10可包括掺杂有杂质的多晶硅。基层10可具有第一导电类型(例如，P型)。在基层10中，可限定沿着第一方向FD延伸并掺杂有第二导电类型(例如，N型)的杂质的公共源极区域CSR。

多个栅电极层20和多个介电层22可沿着第三方向TD交替地层叠在两个相邻的公共源极区域CSR之间的基层10上。信息存储层24可另外形成在栅电极层20和介电层22之间。

栅电极层20当中最下面的至少一个层可用作源极选择线SSL。栅电极层20当中最上面的至少一个层可用作漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的栅电极层20可用作字线WL。

可形成在第三方向TD上穿过栅电极层20和介电层22并且联接到基层10的多个沟道结构30。沟道结构30可按照在第一方向FD和第二方向SD上彼此分离的方式设置。沟道结构30的数量和设置可不同地改变。

各个沟道结构30可包括沟道层32和栅极介电层34。沟道层32可包括多晶硅或单晶硅，并且可在一些区域中包括诸如硼(B)的P型杂质。沟道层32可具有完全填充直至其中心的支柱或实心圆柱的形状。尽管未示出，沟道层32可具有带开放中心区域的管形状。在这种情况下，可在沟道层32的开放中心区域中形成掩埋介电层。

栅极介电层34可具有围绕沟道层32的外壁的吸管或圆柱壳的形状。尽管未示出，栅极介电层34可包括从沟道层32的外壁依次层叠的隧道介电层、电荷储存层和阻挡层。作为示例而非限制，隧道介电层可包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。作为示例而非限制，电荷储存层可包括氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅。作为示例而非限制，阻挡层可包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层。在一些实施方式中，栅极介电层34可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。

源极选择晶体管可形成在源极选择线SSL围绕沟道结构30的地方，存储器单元可形成在字线WL围绕沟道结构30的地方，漏极选择晶体管可形成在漏极选择线DSL围绕沟道结构30的地方。通过上述结构，可设置多个单元串，各个单元串包括沿着各个沟道结构30设置的源极选择晶体管、存储器单元和漏极选择晶体管。

漏极40可分别设置在沟道结构30上。例如，漏极40可包括掺杂有杂质的硅材料。位线BL可设置在漏极40上。位线BL可在第二方向SD上延伸，并且可沿着第一方向FD排列。沿着第二方向SD排列成一行的沟道结构30可电联接到一条位线BL。

尽管在图2的实施方式中示出了八条字线WL层叠，应该注意的是，字线的层叠数量不限于此。例如，可沿着第三方向TD层叠4条、16条、32条或64条字线。尽管在图2的实施方式中示出了源极选择线SSL和漏极选择线DSL中的每一个在第三方向TD上设置在一个层处，应该注意的是，源极选择线SSL和/或漏极选择线DSL可在第三方向TD上设置在两个或更多个层处。

图3是示出图2所示的存储块BLKi的电路图。存储块BLKi可对应于图1所示的多个存储块BLK1至BLKz当中的多个存储块中的任一个。

参照图3，存储块BLKi可包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。

位线BL可在第二方向SD上延伸，并且可沿着第一方向FD排列。多个单元串CSTR可并联联接到各条位线BL。单元串CSTR可共同联接到公共源极线CSL。即，多个单元串CSTR可设置在多条位线BL与一条公共源极线CSL之间。

各个单元串CSTR可包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可沿着第三方向TD串联联接。

漏极选择线DSL、多条字线WL和源极选择线SSL可在第三方向TD上层叠在位线BL和公共源极线CSL之间。各条漏极选择线DSL可联接到对应漏极选择晶体管DST的栅极。各条字线WL可联接到对应存储器单元MC的栅极。源极选择线SSL可联接到源极选择晶体管SST的栅极。

在联接到单条漏极选择线DSL的多个单元串CSTR中所包括的存储器单元当中，共享一条字线WL的一组存储器单元可被定义为页。例如，一个页可由16KB存储器单元构成。

漏极选择线DSL、多条字线WL和源极选择线SSL可分别联接到局部行线(图1中的LRL1至LRLz中的一个)，并且可通过局部行线(LRL1至LRLz中的一个)联接到行解码器120。

图4是示出图1所示的行解码器120的示意性配置的框图。

参照图4，行解码器120可包括通过晶体管电路121和块开关电路122。

通过晶体管电路121可包括多个通过晶体管组PTG1至PTGz。通过晶体管组PTG1至PTGz可分别对应于包括在第一平面110-1中的存储块BLK1至BLKz。另外，通过晶体管组PTG1至PTGz可分别对应于包括在第二平面110-2中的存储块BLK1至BLKz。通过晶体管组PTG1至PTGz中的每一个可共同对应于包括在第一平面110-1中的存储块BLK1至BLKz中的一个和包括在第二平面110-2中的存储块BLK1至BLKz中的一个。通过晶体管组PTG1至PTGz中的每一个可联接在联接到一对对应存储块的局部行线LRL1至LRLz中的每一条与全局行线GRL之间。

块开关电路122可从***电路140接收行地址X_A。块开关电路122可响应于所接收的行地址X_A在包括在通过晶体管电路121中的通过晶体管组PTG1至PTGz当中选择任一个。

块开关电路122可包括分别与通过晶体管组PTG1至PTGz对应的多个块开关SW1至SWz。当从***电路140接收到行地址X_A时，可响应于所接收的行地址X_A启用块开关SW1至SWz中的任一个。所启用的块开关可通过块字线BLKWL将从***电路140提供的信号传送到对应通过晶体管组。

由块开关电路122选择(即，被提供有来自块开关电路122的信号)的通过晶体管组可将联接到一对对应存储块的局部行线LRL1至LRLz中的一条电联接到全局行线GRL。

图5是示出图4所示的通过晶体管组PTG1至PTGz当中的一个通过晶体管组PTGj与通过晶体管组PTGj所对应的块开关SWj之间的联接关系的图。通过晶体管组PTGj可对应于图4所示的通过晶体管组PTG1至PTGz当中的任一个。块开关SWj可对应于图4所示的多个块开关SW1至SWz当中的任一个。

参照图5，通过晶体管组PTGj可联接在全局行线GRL与局部行线LRLj之间。局部行线LRLj可对应于图1和图4所示的多条局部行线LRL1至LRLz当中的任一条局部行线。

全局行线GRL可包括至少一条全局漏极选择线GDSL、多条全局字线GWL和至少一条全局源极选择线GSSL。局部行线LRLj可包括至少一条局部漏极选择线LDSL、多条局部字线LWL和至少一条局部源极选择线LSSL。

通过晶体管组PTGj可包括联接在全局行线GRL和局部行线LRLj之间的多个通过晶体管PT。包括在通过晶体管组PTGj中的通过晶体管PT的数量可与包括在对应存储块中的栅电极层20的数量基本上相同。

块开关SWj可通过块字线BLKWL共同联接到包括在通过晶体管组PTGj中的通过晶体管PT的栅电极。块开关SWj可被提供有来自***电路140的信号，并且可响应于行地址X_A将从***电路140提供的信号传送到块字线BLKWL。

通过晶体管PT可响应于施加到块字线BLKWL的信号电联接全局行线GRL和局部行线LRLj，并且可将施加到全局行线GRL的操作电压传送到局部行线LRLj。

如上面参照图2至图5所述，由于通过晶体管电路121包括数量与存储块BLK1至BLKz的数量基本上相同的通过晶体管组PTG1至PTGz，并且通过晶体管组PTG1至PTGz中的每一个包括数量与对应存储块的栅电极层20的数量基本上相同的通过晶体管PT，所以包括在通过晶体管电路121中的通过晶体管PT的数量与存储块BLK1至BLKz的数量以及各个存储块中所包括的栅电极层20的数量成比例地增加。

随着半导体存储器装置趋向于高容量和高集成度，栅电极层20的层叠数量增加，相应地，包括在通过晶体管组PTG1至PTGz中的每一个中的通过晶体管PT的数量也增加。如果包括在通过晶体管组PTG1至PTGz中的每一个中的通过晶体管PT的数量增加，则随着通过晶体管电路121的占用面积增加，半导体存储器装置的集成度可减小。

如果存储块的数量减少，则由于通过晶体管组的数量减少，通过晶体管电路121的面积可减小。然而，如果在原样维持半导体存储器装置的容量的同时，存储块的数量减少，则包括在各个存储块中的单元串的数量增加，这可能增加单元串与栅电极层之间的寄生电容值，从而使半导体存储器装置的操作特性劣化。

本公开的实施方式可提供一种半导体存储器装置，其能够减小尺寸而不会使操作特性劣化。

图6是示意性地示出根据实施方式的半导体存储器装置100的立体图。图7是示意性地示出图6的逻辑结构体的俯视图。

参照图6，半导体存储器装置100可具有单元下***(PUC)结构。包括通过晶体管电路121、块开关电路122以及第一页缓冲器电路130-1和第二页缓冲器电路130-2的逻辑结构体P可被设置在包括第一平面110-1和第二平面110-2的存储器结构体C下方。

存储器结构体C可包括基层10，并且逻辑结构体P可包括基板11。

第一平面110-1和第二平面110-2可被设置在基层10上，并且通过晶体管电路121、块开关电路122以及第一页缓冲器电路130-1和第二页缓冲器电路130-2可被设置在基板11上。

通过晶体管电路121可与第一平面110-1和第二平面110-2相邻地设置在第一平面110-1和第二平面110-2之间的区域中。

通过晶体管电路121可被设置成具有在作为与字线WL垂直的方向(即，存储块排列的方向)的第二方向SD上延伸的形状。包括在通过晶体管电路121中的元件，即，通过晶体管组PTG1至PTGz(参见图4)可沿着第二方向SD设置。通过晶体管电路121可被设置成在第二方向SD上具有与第一平面110-1和第二平面110-2基本上相同的长度。

由于通过晶体管电路121与第一平面110-1和第二平面110-2相邻设置，并且包括在通过晶体管电路121中的通过晶体管组沿着第一平面110-1和第二平面110-2的存储块排列的方向排列，所以可缩短来自通过晶体管组的操作电压被传送到第一平面110-1和第二平面110-2的存储块的时间。另外，由于通过晶体管电路121被设置在第一平面110-1和第二平面110-2之间，所以来自通过晶体管电路121中所包括的通过晶体管组的操作电压被传送到第一平面110-1所需的时间与操作电压被传送到第二平面110-2所需的时间之间的偏差可减小，由此可抑制操作特性由于信号传送时间的偏差而劣化。

第一页缓冲器电路130-1可被设置成在第三方向TD上与第一平面110-1交叠，并且第二页缓冲器电路130-2可被设置成在第三方向TD上与第二平面110-2交叠。

第一页缓冲器电路130-1和第二页缓冲器电路130-2可被设置成具有在作为与位线BL垂直的方向(即，位线BL排列的方向)的第一方向FD上延伸的形状。包括在各个第一页缓冲器电路130-1和第二页缓冲器电路130-2中的元件(即，页缓冲器PB)可沿着第一方向FD设置。第一页缓冲器电路130-1可被设置成在第一方向FD上具有与第一平面110-1基本上相同的长度。第二页缓冲器电路130-2可被设置成在第一方向FD上具有与第二平面110-2基本上相同的长度。

包括在块开关电路122中的元件(即，块开关SW1至SWz(参见图4))可通过被分成第一子块开关电路122A和第二子块开关电路122B来设置。第一子块开关电路122A可被设置成在第三方向TD上与第一平面110-1交叠，并且第二子块开关电路122B可被设置成在第三方向TD上与第二平面110-2交叠。

第一子块开关电路122A和第二子块开关电路122B中的每一个可被设置成具有在作为通过晶体管电路121的延伸方向的第二方向SD上延伸的形状。第一子块开关电路122A和第二子块开关电路122B可被设置为使得在第二方向SD上第一子块开关电路122A的长度与第二子块开关电路122B的长度之和与通过晶体管电路121的长度基本上相同。

第一子块开关电路122A和第二子块开关电路122B以及第一页缓冲器电路130-1和第二页缓冲器电路130-2可按照风车的形式设置，以在第三方向TD上与第一平面110-1和第二平面110-2完全交叠。

参照图7，逻辑结构体P可具有在第三方向TD上与第一平面110-1交叠的第一平面区域PR1、在第三方向TD上与第二平面110-2交叠的第二平面区域PR2以及介于第一平面区域PR1和第二平面区域PR2之间的间隔区域IR。

第一平面区域PR1可包括由在第一方向FD上(即，平行于字线WL)延伸的第一虚拟线L1-L1’划分的第一区域R1和第二区域R2，并且第二平面区域PR2可包括由第一虚拟线L1-L1’划分的第三区域R3和第四区域R4。

第一区域R1和第四区域R4可在第一方向FD上隔着间隔区域IR彼此相对设置，第二区域R2和第三区域R3可在第一方向FD上隔着间隔区域IR彼此相对设置。

通过晶体管电路121可被设置在逻辑结构体P的间隔区域IR中。第一页缓冲器电路130-1和第二页缓冲器电路130-2可分别被设置在逻辑结构体P的第一区域R1和第三区域R3中，并且第一子块开关电路122A和第二子块开关电路122B可分别被设置在逻辑结构体P的第二区域R2和第四区域R4中。

当穿过间隔区域IR的中心部分并沿着第二方向SD延伸的第二虚拟线L2-L2’在间隔区域IR中的点P0处与第一虚拟线L1-L1’交叉时，第一页缓冲器电路130-1和第二页缓冲器电路130-2可相对于点P0彼此对称设置，并且第一子块开关电路122A和第二子块开关电路122B可相对于点P0彼此对称设置。

第一子块开关电路122A可被设置成在第二方向SD上具有与第二区域R2基本上相同的长度，并且第二子块开关电路122B可被设置成在第二方向SD上具有与第四区域R4基本上相同的长度。第一子块开关电路122A在第二方向SD上的长度与第二子块开关电路122B在第二方向SD上的长度之和可与通过晶体管电路121在第二方向SD上的长度基本上相同。

第一子块开关电路122A和第二子块开关电路122B可在第一方向FD上与通过晶体管电路121相邻，并且可在第二方向SD上与第一虚拟线L1-L1’相邻。

第一位线触点区域CNR11和CNR12可与第一页缓冲器电路130-1的在第二方向SD上彼此背离的两个边缘相邻设置。位线触点BLC1可被设置在第一位线触点区域CNR11和CNR12中。位线触点BLC1可在第三方向TD上延伸，并且可联接排列在第一平面110-1中的位线和包括在第一页缓冲器电路130-1中的页缓冲器。尽管未示出，联接到排列在第一平面110-1中的位线当中的偶数位线的位线触点BLC1可被设置在第一位线触点区域CNR11和CNR12当中的一个中，并且联接到奇数位线的位线触点BLC1可被设置在第一位线触点区域CNR11和CNR12当中的另一个中。例如，当联接到排列在第一平面110-1中的位线当中的偶数位线的位线触点BLC1被设置在第一位线触点区域CNR11中时，联接到奇数位线的位线触点BLC1可被设置在第一位线触点区域CNR12中。由于这一事实，设置在第一位线触点区域CNR11中的位线触点BLC1和设置在第一位线触点区域CNR12中的位线触点BLC1可成锯齿型排列。

第二位线触点区域CNR21和CNR22可与第二页缓冲器电路130-2的在第二方向SD上彼此背离的两个边缘相邻设置。位线触点BLC2可被设置在第二位线触点区域CNR21和CNR22中。位线触点BLC2可在第三方向TD上延伸，并且可联接排列在第二平面110-2中的位线和包括在第二页缓冲器电路130-2中的页缓冲器。位线触点BLC2也可按照与位线触点BLC1相似的方式设置。

第一页缓冲器电路130-1和第二页缓冲器电路130-2可被设置成在第二方向SD上彼此最大程度地分离。在这种情况下，第一位线触点区域CNR11和CNR12当中的一个可被设置在第一平面区域PR1的第一区域R1中，并且第一位线触点区域CNR11和CNR12当中的另一个可被设置在第一平面区域PR1外部。例如，当第一触点区域CNR11被设置在第一平面区域PR1的第一区域R1中时，第一触点区域CNR12可被设置在第一平面区域PR1外部。与第一位线触点区域CNR11和CNR12相似，第二位线触点区域CNR21和CNR22当中的一个可被设置在第二平面区域PR2的第三区域R3中，并且第二位线触点区域CNR21和CNR22当中的另一个可被设置在第二平面区域PR2外部。例如，当第二触点区域CNR21被设置在第二平面区域PR2的第三区域R3中时，第二触点区域CNR21可被设置在第二平面区域PR2外部。

在第二方向SD上，第一页缓冲器电路130-1的长度可小于第一区域R1的长度，并且第二页缓冲器电路130-2的长度可小于第三区域R3的长度。在这种情况下，设置在第一区域R1中的第一位线触点区域CNR11与设置在第三区域R3中的第二位线触点区域CNR21可沿着第二方向SD偏移预定距离(例如，第一距离d1)。

图8至图10示出用于将图6的形成在存储器结构体C中的第一平面110-1和第二平面110-2与形成在逻辑结构体P中的电路121、122、130-1和130-2电联接的结构的示例。

参照图8至图10，逻辑结构体P可包括：基板11，电路121、122、130-1和130-2(未示出)形成在其上；底部介电层ILD0，其在第三方向TD上层叠在基板11上并覆盖电路121、122、130-1和130-2(未示出)；以及底部布线51至53，其设置在底部介电层ILD0中。作为示例而非限制，底部介电层ILD0可包括诸如氧化硅的介电材料。

电路121、122、130-1和130-2(未示出)可分别对应于上述通过晶体管电路121、块开关电路122以及第一页缓冲器电路130-1和第二页缓冲器电路130-2。电路121、122、130-1和130-2可通过接触插塞C11至C14与底部布线51至53电联接。

参照图8，存储器结构体C可包括基层10、设置在基层10上的第一平面110-1和第二平面110-2、形成在基层10上并覆盖第一平面110-1和第二平面110-2的第一顶部介电层ILD1以及设置在第一顶部介电层ILD1上的第二顶部介电层ILD2。

基层10可被设置在逻辑结构体P的底部介电层ILD0上。基层10的底表面可与底部介电层ILD0的顶表面接触。作为示例而非限制，基层10可由多晶硅形成。与可使用单晶硅基板的基板11不同，基层10可形成在底部介电层ILD0上，因此基层10可由多晶硅形成。

第一平面110-1可被设置在基层10的第一平面区域PR1上。第二平面110-2可被设置在基层10的第二平面区域PR2上。第一平面110-1和第二平面110-2中的每一个可包括沿着第三方向TD交替地层叠在基层10上的栅电极层20和介电层22以及在第三方向TD上穿过栅电极层20和介电层22的多个沟道结构30。

包括在第一平面110-1中的栅电极层20和介电层22可沿着第一方向FD朝着通过晶体管电路121所在的间隔区域IR延伸彼此不同的长度，并且可在第一平面区域PR1的与间隔区域IR相邻的边缘处具有台阶结构。在第一平面区域PR1的与间隔区域IR相邻的边缘处，包括在第一平面110-1中的各个栅电极层20可由位于其上的栅电极层暴露。与包括在第一平面110-1中的栅电极层20相似，包括在第二平面110-2中的栅电极层20也可在第二平面区域PR2的与间隔区域IR相邻的边缘处具有台阶结构。包括在第一平面110-1和第二平面110-2中的栅电极层20可仅在其与间隔区域IR相邻的一个边缘处具有台阶结构。根据本实施方式，由于通过晶体管电路121被设置在两个平面110-1和110-2之间，并且平面110-1和110-2仅在与通过晶体管电路121相邻的一个边缘处具有台阶结构，所以台阶结构的数量和占用面积可减少，由此可改进集成度。

在栅电极层20的台阶结构上，可形成多个接触插塞C2，多个接触插塞C2在第三方向TD上穿过第一顶部介电层ILD1并分别联接到栅电极层20。栅电极层20可通过接触插塞C2与形成在第一顶部介电层ILD1上的第一顶部布线60电联接。第一顶部布线60可被设置在与位线BL相同的层处。

覆盖位线BL和第一顶部布线60的第二顶部介电层ILD2可形成在第一顶部介电层ILD1上。在第三方向TD上穿过第二顶部介电层ILD2并联接到第一顶部布线60的接触插塞C3可分别形成在第一顶部布线60上。第一顶部布线60可通过接触插塞C3与形成在第二顶部介电层ILD2上的第二顶部布线62电联接。

通过间隔区域IR中的穿过第二顶部介电层ILD2、第一顶部介电层ILD1和底部介电层ILD0的接触插塞C4，可在联接到存储器结构体C的栅电极层20的第二顶部布线62与联接到逻辑结构体P的通过晶体管电路121的底部布线51之间形成导电路径。接触插塞C4可用于将存储器结构体C的栅电极层20与逻辑结构体P的通过晶体管电路121电联接。

包括在第一平面110-1中的栅电极层20和包括在第二平面110-2中的栅电极层20当中的设置在同一层的栅电极层可共同联接到一条第二顶部布线62，并且可通过第二顶部布线62和与之联接的接触插塞C4共同联接到通过晶体管电路121。

参照图9，可在第二方向SD上第一平面110-1的一侧在存储器结构体C的位线BL与逻辑结构体P的第一页缓冲器电路130-1之间形成导电路径。

可形成穿过第一顶部介电层ILD1和底部介电层ILD0的位线接触插塞BLC1。位线接触插塞BLC1可用于将设置在第一平面110-1中的位线BL电联接到逻辑结构体P的第一页缓冲器电路130-1。

参照图10，通过在第一平面110-1的沟道结构30之间穿过多个栅电极层20和多个介电层22形成的位线接触插塞BLC1，可在存储器结构体C的位线BL与逻辑结构体P的第一页缓冲器电路130-1之间形成导电路径。

可形成位线接触插塞BLC1和介电层图案70，这二者穿过栅电极层20、介电层22和底部介电层ILD0。位线接触插塞BLC1可用于将设置在第一平面110-1中的位线BL电联接到逻辑结构体P的第一页缓冲器电路130-1。

尽管未示出，位线BL与第二页缓冲器电路130-2之间的导电路径也可按照与图9和图10所示的位线BL与第一页缓冲器电路130-1之间的导电路径相似的方式实现。

图11是示意性地示出根据实施方式的半导体存储器装置的逻辑结构体P的俯视图。

参照图11，可限定在平行于字线WL的方向上延伸的虚拟区域DR。第一平面区域PR1可包括设置在虚拟区域DR的相对侧的第一区域R1和第二区域R2，并且第二平面区域PR2可包括设置在虚拟区域DR的相对侧的第三区域R3和第四区域R4。

第一子块开关电路122A可被设置成在第二方向SD上具有与第二区域R2基本上相同的长度，并且第二子块开关电路122B可被设置成在第二方向SD上具有与第四区域R4基本上相同的长度。第一子块开关电路122A在第二方向SD上的长度与第二子块开关电路122B在第二方向SD上的长度之和可小于第一平面110-1或第二平面110-2在第二方向SD上的长度。

第一子块开关电路122A和第二子块开关电路122B可在第一方向FD上与间隔区域IR相邻，并且可在第二方向SD上与虚拟区域DR相邻。在第二方向SD上，第一子块开关电路122A和第二子块开关电路122B可偏移虚拟区域DR的宽度。

第一页缓冲器电路130-1和第二页缓冲器电路130-2可被设置成在第二方向SD上彼此最小程度地分离。第一位线触点区域CNR11和第二位线触点区域CNR21可被设置在虚拟区域DR中，并且可沿着第一方向FD被设置在同一行上。即，在第二方向SD上，第一位线触点区域CNR11和第二位线触点区域CNR21可不彼此偏移，而是彼此对齐。当第一位线触点区域CNR11和第二位线触点区域CNR21在第二方向SD上对齐时，半导体存储器装置可在第二方向SD上具有减小的长度。

图12是示出根据实施方式的半导体存储器装置200的框图。

与图1的半导体存储器装置100相比，图12的半导体存储器装置200可包括两对平面210-1至210-4，并且可包括两个行解码器220-1和220-2以及与两对平面210-1至210-4对应的两对页缓冲器电路230-1至230-4。

***电路240可表示除了平面210-1至210-4、行解码器220-1和220-2以及页缓冲器电路230-1至230-4之外包括在半导体存储器装置200中的组件。

第一平面210-1和第二平面210-2可通过局部行线共同联接到第一行解码器220-1。第三平面210-3和第四平面210-4可通过局部行线共同联接到第二行解码器220-2。第一平面210-1和第二平面210-2可被包括在第一操作组中，第三平面210-3和第四平面210-4可被包括在第二操作组中。第一操作组和第二操作组可选择性地操作。

第一行解码器220-1可将操作电压传送到包括在第一操作组中的平面210-1和210-2，第二行解码器220-2可将操作电压传送到包括在第二操作组中的平面210-3和210-4。第一行解码器220-1和第二行解码器220-2可被选择性地驱动，使得操作电压被传送到第一操作组和第二操作组中的任一个。

第一页缓冲器电路230-1至第四页缓冲器电路230-4可分别对应于第一平面210-1至第四平面210-4。第一平面210-1至第四平面210-4中的每一个可通过位线BL联接到页缓冲器电路230-1至230-4当中的对应一个。

***电路240可从半导体存储器装置200的外部接收命令CMD、地址信号ADD、控制信号CTRL和数据信号DATA，并且可生成操作电压和控制信号。例如，***电路240可为第一操作组的第一平面210-1和第二平面210-2生成第一驱动电压X_V1和第一行地址X_A1，并且可为第二操作组的第三平面210-3和第四平面210-4生成第二驱动电压X_V2和第二行地址X_A2。***电路240可为第一平面210-1至第四平面210-4生成第一页缓冲器控制信号PB_C1至第四页缓冲器控制信号PB_C4。

图13是示意性地示出图12所示的半导体存储器装置200的结构的立体图。

参照图13，包括第一通过晶体管电路221-1和第二通过晶体管电路221-2、第一块开关电路222-1和第二块开关电路222-2以及第一页缓冲器电路230-1至第四页缓冲器电路230-4的逻辑结构体P可被设置在包括第一平面210-1至第四平面210-4的存储器结构体C下方。

第一通过晶体管电路221-1和第一块开关电路222-1可以是包括在第一行解码器220-1中的组件，第二通过晶体管电路221-2和第二块开关电路222-2可以是包括在第二行解码器220-2中的组件。

第一通过晶体管电路221-1可被设置在第一平面210-1和第二平面210-2之间的区域中，第二通过晶体管电路221-2可被设置在第三平面210-3和第四平面210-4之间的区域中。

第一块开关电路222-1以及第一页缓冲器电路230-1和第二页缓冲器电路230-2可被设置成在第三方向TD上与第一平面210-1和第二平面210-2交叠，并且第二块开关电路222-2以及第三页缓冲器电路230-3和第四页缓冲器电路230-4可被设置成在第三方向TD上与第三平面210-3和第四平面210-4交叠。另外，与上面参照图6的描述相似，第一块开关电路222-1和第二块开关电路222-2中的每一个可通过被分成两个子块开关电路来设置。

尽管图12和图13示出包括四个平面的半导体存储器装置200，但是应该注意的是，实施方式的技术精神不限于此。根据实施方式的半导体存储器装置可包括2N(N是自然数)个平面。尽管图13示出平面210-1至210-4沿着第一方向FD和第二方向SD按照矩阵形式排列的情况，但是应该注意的是，平面可沿着第一方向FD或第二方向SD串联设置。

图14是描述图12所示的半导体存储器装置200的数据处理操作的表。

参照图12和图14，第一平面210-1和第二平面210-2被包括在第一操作组中，并且可通过第一行解码器220-1被提供有操作电压。第一平面210-1和第二平面210-2可在其操作(例如，编程操作和读操作)中通过第一页缓冲器电路230-1和第二页缓冲器电路230-2彼此独立地控制。

第三平面210-3和第四平面210-4被包括在第二操作组中，并且可通过第二行解码器220-2被提供有操作电压。第三平面210-3和第四平面210-4可在其操作中通过第三页缓冲器电路230-3和第四页缓冲器电路230-4彼此独立地控制。来自***电路240的操作电压可通过第一行解码器220-1或第二行解码器220-2被提供给第一操作组和第二操作组中的任一个。

在第一平面210-1至第四平面210-4中的每一个中的一个页的大小为16KB的情况下，半导体存储器装置200可处理32KB或16KB的数据。例如，在与第一平面210-1和第二平面210-2对应的页缓冲器电路230-1和230-2被选择或者与第三平面210-3和第四平面210-4对应的页缓冲器电路230-3和230-4被选择的情况下，半导体存储器装置200可处理32KB的数据。另一方面，在与第一平面210-1和第二平面210-2对应的页缓冲器电路230-1和230-2中的一个或者与第三平面210-3和第四平面210-4对应的页缓冲器电路230-3和230-4中的一个被选择的情况下，半导体存储器装置200可处理16KB的数据。

从以上描述显而易见的是，由于两个平面按照共享一个行解码器的方式设置，所以行解码器的占用面积可减小，由此，集成度可改进。此外，由于通过晶体管电路被设置在两个平面之间并且各个平面仅在其与通过晶体管电路相邻的一侧具有台阶结构，所以台阶结构的数量和占用面积可减小，由此，集成度可改进。由于块开关电路按照与存储器单元阵列垂直地交叠的方式设置，所以集成度可改进。

图15是示意性地示出包括根据本发明的实施方式的存储器装置的存储器系统的简化框图。

参照图15，存储器系统600可包括半导体存储器装置610和存储控制器620。

半导体存储器装置610可包括根据如上所述的本发明的实施方式的存储器装置，并且可按照上述方式操作。存储控制器620可控制半导体存储器装置610。例如，半导体存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储器接口625。

SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。

ECC块624可检测并纠正从半导体存储器装置610读出的数据中所包括的错误。

存储器接口625可与半导体存储器装置610接口。CPU 622可执行用于存储控制器620的数据交换的一般控制操作。

尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有ROM，ROM存储用于与主机接口的代码数据。半导体存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。

存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(SSD)的存储器系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速***组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。

图16是示意性地示出包括根据本发明的实施方式的存储器装置的计算系统的简化框图。

参照图16，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下可另外设置用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储器系统710可被配置成例如SSD(固态驱动器/盘)，其使用非易失性存储器来存储数据。另外作为示例，存储器系统710可被设置成融合闪存(例如，NAND或NOR闪存)。

上述实施方式并非仅通过装置和方法实现，其也可通过执行与各个实施方式的配置对应的功能的程序或者记录有该程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述容易地推导。

尽管出于例示目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。

相关申请的交叉引用

本申请要求2018年5月28日提交于韩国知识产权局的韩国专利申请No.10-2018-0060086的优先权，其整体通过引用并入本文。