阅读说明：本技术 一种低功耗行波分频电路 (Low-power-consumption traveling wave frequency division circuit ) 是由 曹怡珺 于 2019-09-29 设计创作，主要内容包括：一种低功耗行波分频电路,包括多个触发器,其中,每个触发器的D端与其输出端<Image he="66" wi="51" file="DDA0002220785820000011.GIF" imgContent="drawing" imgFormat="GIF" orientation="portrait" inline="no"></Image>连接,每个触发器的复位端<Image he="64" wi="45" file="DDA0002220785820000012.GIF" imgContent="drawing" imgFormat="GIF" orientation="portrait" inline="no"></Image>通过导线并联并与外部<Image he="49" wi="134" file="DDA0002220785820000013.GIF" imgContent="drawing" imgFormat="GIF" orientation="portrait" inline="no"></Image>分频信号连接；第一个触发器的时钟端与外部时钟源连接；其特征为：还包括多个与门,每个与门与外部分频时钟选择信号中的一位连接,每个与门的第一输入端与每个触发器的输出端Q连接,每个与门的输出端与其后面的触发器的时钟端连接。(A low-power consumption traveling wave frequency division circuit comprises a plurality of triggers, wherein the D end of each trigger is connected with the output end of the trigger, and the reset end of each trigger is connected in parallel with an external frequency division signal through a wire; the clock end of the first trigger is connected with an external clock source; it is characterized in that: the circuit also comprises a plurality of AND gates, each AND gate is connected with one bit in the external frequency division clock selection signal, the first input end of each AND gate is connected with the output end Q of each trigger, and the output end of each AND gate is connected with the clock end of the trigger behind the AND gate.)

一种低功耗行波分频电路

技术领域

本发明涉及一种电路结构，尤其是涉及一种低功耗行波分频电路。

背景技术

分频电路大量使用于集成电路内部，产生各种频率的时钟信号，驱动集成电路的运行。不同频率时钟信号会用于不同的集成电路内部模块，按需分配。典型时钟分频电路主要有，行波分频器器，同步整数分频器，小数分频器等。行波分频器是最常用的分频器。

如图1-2所示为现有技术中的行波分频器，该行波分频器采用多个D触发器级联而成，其中，D触发器是一个时钟上升沿时候将D脚上的信号输入，使Q＝D的结构，该结构的工作原理是：对于Q0来说， (非Q0)＝D，所以在第一个时钟上升沿到来前，(非Q0)＝1，Q0＝0，D的输入信号＝1，时钟上升沿时，Q＝D＝1，并维持这一输出，从而(非 Q0)＝0＝D，等下一个时钟周期时，Q0＝D＝0，之后把Q0的信号作为新的时钟周期，在每个D的输入信号为1的前提下在上升沿翻转，从而起到分频作用。

然而，现有的行波分频器(以4个D触发器为例)存在如下问题：分频器开启后，整个电路都会一直运行，假设电路选择q(0)为模块时钟，那么第2-4个D触发器都在做无用功，浪费功耗。

再如，现有技术，如中国专利申请(申请号：CN201110083516.3，公开号：CN102291130A)公开一种锁定精度和锁定频率均可编程的锁定检测电路，该锁定检测电路对参考时钟M分频，对压控振荡器 (Voltage Control Oscillator，VCO)输出时钟N分频，在参考时钟 M分频信号的半个周期T1内，使能一个计数系数与M、N相关的计数器，对VCO输出时钟的N分频信号做计数值为Cnt的计数，计数时间为T2，然后经过X个VCO时钟的延迟，由判断模块比较T1和T2，判断VCO输出时钟与参考时钟是否在一定的误差范围内满足预定的关系，同时输出锁定状态标志LOCK，本发明公开的锁定检测电路提供可编程的参数M、N、Cnt以及X，改变这些参数即可实现锁定检测电路的锁定精度和锁定频率的调整，但是该发明并不能解决功耗问题，并且每一级都需要工作，同时由于上一级的Q和下一级的时钟信号之间都设有二选一选择器，所以可受控于CM[K:0]而控制最终的分频倍数。

发明内容

为了解决现有技术中存在的问题，本发明公开了一种低功耗行波分频电路，其技术方案如下：

一种低功耗行波分频电路，包括多个触发器，其中，每个触发器的D端与其输出端连接，每个触发器的复位端通过导线并联并与外部分频信号连接；第一个触发器的时钟端与外部时钟源连接；其特征为：还包括多个与门，每个与门的第二输入端并联后与外部分频时钟选择信号连接，每个与门的第一输入端与每个触发器的输出端 Q连接，每个与门的输出端与其后面的触发器的时钟端连接。

优选为：所述触发器为D触发器，其数量为四个，与门为三个。

有益效果：

与现有行波分频电路相比，节约功耗。

附图说明

图1为现有技术中行波分频电路结构示意图。

图2为现有技术中行波分频电路复位结束后的分频电路波形图。

图3为本发明低功耗行波分频电路结构示意图。

图4为本发明低功耗行波分频电路复位结束后的分频电路波形图。

其中图4中(a)波形图为DIVCLKSEL[2:0]三位全位0时的波形图；(b)为DIVCLKSEL[2]＝0,DIVCLKSEL[1]＝0,DIVCLKSEL[0]＝1时波形图；(c)为DIVCLKSEL[2]＝0,DIVCLKSEL[1]＝1,DIVCLKSEL[0]＝1 时波形图；(d)为DIVCLKSEL[2]＝1,DIVCLKSEL[1]＝1,DIVCLKSEL[0]＝1 时波形图。

具体实施方式

一种低功耗行波分频电路，包括多个触发器，其中，每个触发器的D端与其输出端连接，每个触发器的复位端通过导线并联并与外部分频信号连接；第一个触发器的时钟端与外部时钟源连接；其特征为：还包括多个与门，每个与门的第二输入端与外部分频时钟选择信号中的一位连接，每个与门的第一输入端与每个触发器的输出端Q连接，每个与门的输出端与其后面的触发器的时钟端连接。所述触发器为D触发器，其数量为四个，与门为三个。

改进后的工作原理如下，请参考附图3-4所示。

门控行波分频电路中D触发器CLK时钟输入，引入DIVCLKSEL[2:0] 分频时钟选择信号，如DIVCLKSEL[0]选择q(0)，则其与门后续的时钟都会被DIVCLKSEL门控，D触发器不会有时钟输入，也就不会做无用翻转，达到省电目的。

本实施例为本发明较佳实例，并不用以限制本发明，凡在本实施例原则范围内做任何修改、等同替换、改进等，均应包含在本发明的保护范围之内，如加大分频器级数并相应的提供更多的与门和外部分频时钟选择信号。