阅读说明：本技术 使用电流模式逻辑的pvt鲁棒性mod 3分频器 (PVT robust MOD 3 frequency divider using current mode logic ) 是由 T·海勒 J·沃诺博伊 于 2020-03-11 设计创作，主要内容包括：本发明题为“使用电流模式逻辑的PVT鲁棒性MOD 3分频器”。本公开提供了一种例示性数字锁存器,该数字锁存器包括：差分晶体管对(“跟踪对”),该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪差分输入信号；交叉耦合晶体管对(“锁存对”),该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”),该差分晶体管对引导在跟踪对与锁存对之间的偏置电流；以及匹配偏置晶体管组,该匹配偏置晶体管组确定时钟对的偏置电流和在基准电压节点上的基准电压,该基准电压节点以相等偏置电阻耦合到跟踪对中的每个晶体管的基极。(The invention provides a PVT robust MOD 3 frequency divider using current mode logic. The present disclosure provides an exemplary digital latch comprising: a differential transistor pair ("tracking pair") capacitively coupled to the differential input signal to cause a differential output voltage between the output nodes to track the differential input signal when the clock signal is asserted; a pair of cross-coupled transistors ("latch pair") coupled to the output nodes to latch the differential output voltage when the clock signal is deasserted; a differential transistor pair ("clock pair") that conducts a bias current between the tracking pair and the latching pair; and a set of matched bias transistors that determine a bias current for the clock pair and a reference voltage on a reference voltage node coupled with equal bias resistance to the base of each transistor in the tracking pair.)

使用电流模式逻辑的PVT鲁棒性MOD 3分频器

技术领域

本公开涉及用于分频的电路，并且更具体地涉及使用以减小对过程、电压和温度变化的敏感性的方式实施的电流模式逻辑的模三分频器。

背景技术

分频器通常被实施为数字状态机。数字逻辑分频器的另选方案包括注入锁定分频器(ILFD)和再生分频器(也被称为米勒分频器)。然而，ILFD通常具有狭窄、对过程敏感的频率范围。再生分频器不适用于模量值为3的情况，这种情况是本文件的重点。对于预定标器分频器，模量通常为2或3，其中更高的值使用若干分频器的级联获得。所要求的模数值3通常从各因素的组合得到，所述因素包括基准振荡器的频率、工作频带、以及与Δ-Σ调制器有关的约束。例如，在汽车雷达环境中适用于20GHz线性调频合成器的高频率分数N锁相环的设计约束可能要求在电压控制振荡器(VCO)的输出处的模3分频器。

在相对低的频率下，可以使用标准CMOS(互补金属氧化物硅)逻辑来实施分频器。在高于据说2GHz的输入频率下，标准CMOS逻辑在表现上不能令人满意。对于高频率，更快电流模式逻辑(CML)是优选的。对于数字模3分频器，这种偏好特别地突出，数字模3分频器固有地比类似的数字模2分频器慢。可以使用单个延迟触发器来实施模2分频器，而模3分频器则要求两个这样的触发器和或非或与非门的链。

CML分频器的最大工作频率大致与CML块的总开环延迟的倒数成比例。尽管存在使CML块延迟最小化并由此增大最大工作频率的技术，但是它们通常招致以下不利后果中的一个或多个：(a)因过程变化敏感性和器件不匹配而造成的低良率；(b)在升高温度下发生故障；(c)性能对电源电压变化的敏感性；以及(d)设备可靠性下降，从而造成低平均故障时间(MTTF)。

发明内容

因此，存在电流模式逻辑(CML)模3分频器和分频方法，该分频器和分频方法使得能够在良率、对温度和电源电压变化的敏感性、可靠性和最大工作频率之间实现改进的折衷。

根据本公开的一个方面，提供了一种在半导体衬底上的集成电路，该集成电路的特征在于，其包括数字锁存器，该数字锁存器包括：差分晶体管对(“跟踪对”)，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪差分输入信号；交叉耦合晶体管对(“锁存对”)，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”)，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流；以及匹配偏置晶体管组，该匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点，该匹配组包括：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到跟踪对中的每个晶体管的基极以提供偏置电压。

在一个实施方案中，该集成电路的特征在于，在共享偏置电压节点上的电压由带隙电压基准确定。

在一个实施方案中，该集成电路的特征在于，输出节点中的每个以等于负载电阻的上拉电阻耦合到电源电压。

在一个实施方案中，该集成电路的特征在于，数字锁存器还包括第一对发射极跟随器配置的晶体管，该第一对发射极跟随器配置的晶体管放大时钟信号以驱动时钟对中的晶体管的栅极，发射极跟随器配置的晶体管由匹配组中的相应偏置晶体管偏置。

在一个实施方案中，该集成电路的特征在于，数字锁存器还包括第二对发射极跟随器配置的晶体管，该第二对发射极跟随器配置的晶体管缓冲差分输出电压以进行输出，第二对中的发射极跟随器配置的晶体管由匹配组中的相应偏置晶体管偏置。

在一个实施方案中，该集成电路的特征在于，时钟对中的晶体管中的至少一个以三阱架构实施，并且其中该集成电路还包括扼流电阻器，该扼流电阻器反向偏置三阱架构中的隔离阱。

在一个实施方案中，该集成电路的特征在于，其还包括：第一主锁存器，该第一主锁存器耦合以向所述数字锁存器提供所述差分输入信号来实施第一触发器；以及第二触发器，该第二触发器包括：第二主锁存器；以及从锁存器，该从锁存器电容耦合以从第二主锁存器接收输出并耦合以向第一主锁存器提供电容耦合差分输入信号。

在一个实施方案中，该集成电路的特征在于，第二主锁存器电容耦合以从数字锁存器接收第一输出信号并电容耦合以从从锁存器接收第二输出信号，并且其中第二主锁存器产生第三输出信号，该第三输出信号是第一输出信号和第二输出信号的逻辑或非。

根据本公开的另一方面，提供了一种在半导体衬底上的集成电路，该集成电路的特征在于，其包括修改的数字锁存器，该修改的数字锁存器包括：输入晶体管布置，该输入晶体管布置包括：第一输入晶体管，该第一输入晶体管具有基极，该基极电容耦合以接收第一输入信号；第二输入晶体管，该第二输入晶体管具有基极，该基极电容耦合以接收第二输入信号；以及互补晶体管，该互补晶体管具有基极，该基极电容耦合到固定电压节点，输入晶体管布置当时钟信号生效时产生在输出节点之间的差分输出电压，该差分输出电压表示第一输入信号和第二输入信号的逻辑或非；交叉耦合晶体管对(“锁存对”)，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”)，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流；以及匹配偏置晶体管组，该匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点，该匹配组包括：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到输入晶体管布置中的每个晶体管的基极以提供偏置电压。

在一个实施方案中，该集成电路的特征在于，其还包括：从锁存器，该从锁存器耦合到修改的数字锁存器以实施触发器，该触发器提供在正输出节点与负输出节点之间的差分输出。

在一个实施方案中，该集成电路的特征在于，正输出节点作为第一输入信号耦合到第一输入晶体管，并且其中修改的数字锁存器还包括第三输入晶体管，该第三输入晶体管具有基极，该基极电容耦合到负输出节点以匹配正输出节点的负载。

附图说明

图1A是例示性数字模3分频器的框图。

图1B是例示性延迟触发器的框图。

图1C是具有集成或非输入逻辑门的例示性延迟触发器的框图。

图1D是例示性电流模式逻辑(CML)锁存器的示意图。

图1E是具有集成或非输入逻辑门的例示性CML锁存器的示意图。

图1F是例示性三阱架构的侧视图。

图2是具有输出信号平衡的例示性数字模3分频器的框图。

图3是具有扼流电阻偏置的例示性三阱架构的侧视图。

图4是具有AC输入耦合和增强偏置的例示性锁存器的示意图。

图5是具有虚设负载的例示性或非输入锁存器的示意图。

应当理解，附图和对应的详细描述并不限制本公开，而是相反，为理解落在所附权利要求范围内的所有修改形式、等同形式和替代形式提供基础。

具体实施方式

图1A是例示性数字模3分频器的框图。分频器被实施为数字状态机，其使用两个触发器(FF1、FF2)与或非逻辑门结合。所示的分频器的触发器在其时钟和数据输入处接受差分信号，并且触发器中的一者或两者提供差分信号作为它们的状态输出。差分频率信号f_in被提供到触发器FF1的时钟输入，并且以反相形式被提供到触发器FF2的时钟输入，使得两个触发器交替地锁存。触发器FF1的数据输入D是触发器FF2的状态输出Q。或非逻辑门将来自触发器FF1的状态输出Q与来自触发器FF2的状态输出Q结合，从而产生差分信号NOT(Q_FF1或Q_FF2)，该差分信号被提供到触发器FF2的数据输入D。在一个所设想的实施方案中，或非逻辑门从单端输入产生差分输出信号。在输入频率信号f_in振荡时，来自FF2的状态输出Q用作输出频率信号f_out，对于输入信号f_in的每三个周期该信号就生效一次，从而提供所期望的模3分频。

触发器FF1、FF2中的每个可以用主锁存器和从锁存器实施。图1B是触发器FF1的框图，示出了主锁存器的状态输出Q耦合到从锁存器的数据输入D，以及输入频率信号f_in耦合到主锁存器的时钟输入并以反相方式耦合到从锁存器的时钟输入。锁存器交替地操作，其中从锁存器保持并驱动触发器的状态输出Q，而主锁存器获取触发器的数据输入D，以及主锁存器保持并驱动所获得的数据输入，而从锁存器获取触发器的数据输入。

FF2不是以完全相同的方式实施触发器FF2，而是用如图1C所示的修改的主锁存器来实施。修改的主锁存器结合了或非逻辑门的功能；因此，数据输入D被或非逻辑的输入A和B替代。这种修改减小了分频器的开环延迟并实现了更高最大工作频率。就像与图1B一样，主锁存器的状态输出Q耦合到从锁存器的数据输入D，并且反相输入频率信号f_in耦合到主锁存器的时钟输入并以非反相方式耦合到从锁存器的时钟输入。锁存器交替地操作，其中从锁存器保持并驱动触发器的状态输出Q，而主锁存器获取触发器的逻辑上组合的数据输入A、B，以及主锁存器保持并驱动所获得的或非运算的结果，而从锁存器获取该结果。

因此，分频器的所示的实施方式包括三个“常规”锁存器和一个修改的锁存器，该修改的锁存器具有集成到其输入电路中的或非逻辑功能。

图1D是使用电流模式逻辑(CML)实施的“常规”锁存器的示意图。它包括差分晶体管对Q1、Q2，当晶体管Q5接通时，该差分晶体管对使输出节点X、Y跟踪数据输入+D、-D的状态。差分晶体管对Q1、Q2可以相应地称为“跟踪对”。输出节点X、Y中的每个被耦合在输出节点与电源电压V_CC之间的负载电阻器R_L偏置。跟踪对晶体管Q1、Q2共享源极节点，该源极节点当时钟信号CK生效时由晶体管Q5耦合到电流吸收器I_EE。

锁存器还包括交叉耦合晶体管对Q3、Q4，该交叉耦合晶体管对当晶体管Q6接通时锁存输出节点X、Y的状态。晶体管对Q3、Q4可以相应地称为“锁存对”。锁存对晶体管Q3、Q4共享发射极节点，该发射极节点当时钟信号CK解除生效时由晶体管Q6耦合到电流吸收器I_EE。

晶体管Q5、Q6响应于时钟信号CK以在跟踪对与锁存对之间切换吸收电流，从而使得锁存器能够在输出节点X、Y的状态下交替地获取并保持差分数据输入信号D。

相关地，图1E是使用CML实施的修改的锁存器的示意图。在修改的锁存器中，修改了跟踪对以集成或非功能性。锁存器和时钟对相对于图1D的常规锁存器实施方式不变。

跟踪对修改如下：晶体管Q2的基极耦合到偏置电压Vb，该偏置电压在表示布尔“1”和布尔“0”的电压的中间。在图1E中，“常规”锁存器实施方式的晶体管Q1由两个并联晶体管Q1和Q1'替代，这两个晶体管使其基极分别耦合到栅极输入信号A和B。如果当晶体管Q5接通时，输入信号A或B(或两者)生效，则将输出节点X拉低，从而实施或非功能。否则，该输出节点就因上拉电阻器R_L而保持高。由于差分配置，当晶体管Q5接通时，输出节点Y与输出节点X反向地移动，从而当晶体管Q6接通时将栅极输出转换为适合于由锁存对捕获的差分信号。

应当注意，输入信号A和B由触发器生成，而偏置电压Vb由通常不能确保偏置电压一致地等于输入信号的平均(DC)电压的不同电路类型生成。相反，物理机制的差异导致这样的不匹配对电源电压、温度和工艺变化敏感。例如，可以通过降低在基准电阻器两端的基准电流来生成偏置电压，从而使偏置电压对电源电压和电阻器过程变化敏感。输入信号可以被提供为发射极跟随器的输出，从而导致其DC电压取决于晶体管偏置电流和基极电压，而基极电压又间接地取决于其负载电阻器、电源电压和温度。DC偏移在电源电压、温度和过程变化的预期范围内显著地变化，随着信号频率增大和输入信号振幅下降，锁存对对这些影响的敏感性就会变差。

在一些实施方案中，时钟对晶体管可以被实施为N沟道金属氧化物半导体场效应晶体管(nMOSFET)以最小化其净空要求。然而，应当注意，时钟对晶体管没有使其源极接地。为了防止不期望的体效应，可以使用类似于图1F中所示的三阱架构的三阱架构来实施时钟对晶体管。

图1F是例示性三阱架构的侧视图，其中源极阱和漏极阱包含在p型体阱内，而该p型体阱又在所有侧面上由将晶体管体与p型衬底隔离的n型隔离阱界定。为了将体阱与衬底隔离，相对于体阱和衬底反向偏置隔离阱。图1F示出了衬底被连接到接地并且隔离阱被连接到电源电压V_DD。(体阱的电压将不超过电源电压V_DD。)当向栅极施加正电压时，负电荷载流子聚集在氧化物下方，从而在源极与漏极之间形成导电n沟道。根据行业惯例，还为源极提供了到体阱的欧姆连接(经由P+阱)。需注意，可以使用将体阱与衬底分开的一对反向偏置寄生二极管来对三阱架构进行建模。这个表示将在下面的示意图中使用。

反向偏置二极管对高频率信号表现出电容行为。在这里观察到，将隔离阱连接到电源电压V_DD提供可能导致在高频率下的显著信号衰减的低阻抗路径。为了解决由上面阐述的简朴的实施方式引起的这个和其他问题，现在阐述各种增强，以提供模3分频器，以增强对PVT(过程、电压和温度)变化的鲁棒性。

图2是具有输出信号平衡的例示性数字模3分频器的框图。不同于图1A的其中或非逻辑门使在输出信号节点之间的负载不平衡的实施方案，图2的实施方案采用修改的触发器FF2，其用与输入信号A的输入阻抗匹配的虚设负载输入d来重新平衡输出信号节点的负载。下面参考图5的示意图描述虚设负载的例示性实施方式。

然而，在转向原理图之前，首先讨论如图3所示的三阱架构的优选偏置技术。图3的实施方案不是用到电源电压V_DD的直接连接来保持对隔离阱的反向偏置，而是采用扼流电阻器Rch将电源电压耦合到隔离阱。只要在工作频率下扼流电阻在量值上与寄生二极管电容的阻抗相当或比该阻抗大，泄漏路径的总体阻抗就会几乎翻倍并且高频率信号的衰减就会显著地减小。(通过减小衬底的体电导率，从而增大经由隔离阱和衬底从体阱到接地的路径的阻抗，就能实施进一步改进。)优选地将扼流电阻设置得尽可能高，同时仍要确保隔离阱在时钟对晶体管的预期的源极和漏极电压摆幅上反向偏置。

在一些所设想的实施方式中，时钟对晶体管中的每个具有其自己的隔离阱，使得扼流电阻器用于每个隔离阱。在其他所设想的实施方案中，单个隔离阱用于两个时钟对晶体管，从而仅使用单个扼流电阻器。

在前述上下文的情况下，现在转到图4，该图是具有AC输入耦合和增强偏置的例示性锁存器的示意图。例示性锁存器实施方案可以用于实施图2的模3分频器中的三个“常规”锁存器中的每个。跟踪对晶体管Q0、Q1使其基极通过AC耦合电容器Ca来耦合到数据输入。对跟踪对晶体管基极的DC偏置从基准节点Vr经由基极电阻器Rb提供。基准节点Vr的电压通过使用偏置晶体管组中的一个从电源电压V_CC汲取电流通过负载电阻R_L来确定。为了提供对PVT变化更鲁棒的一致性能，偏置晶体管中的每个相同地配置，其中其发射极接地，而其基极分别经由对应基极电阻器Rb耦合到偏置节点Vb。可以使用温度补偿带隙电压基准来提供偏置节点Vb的电压。基极电阻器中的每个匹配，并且负载电阻器RL中的每个匹配，以确保任何PVT变化都以一致方式影响电路级中的每个，从而保持性能匹配。

偏置晶体管组中的另一个用作时钟对晶体管M0、M1的电流吸收器。时钟对晶体管M0的基极从发射极跟随器配置的晶体管接收时钟输入，该发射极跟随器配置的晶体管放大负时钟输入CK-，而时钟对晶体管M1的基极从匹配的发射极跟随器配置的晶体管接收其时钟输入，该匹配的发射极跟随器配置的晶体管放大正时钟输入CK+。这些发射极跟随器配置的晶体管的集电极耦合到电源电压V_CC并且其发射极耦合到匹配偏置晶体管组中的相应偏置晶体管。如参考图3所讨论，时钟对晶体管M0、M1使用扼流电阻器RC以三阱架构实施来相对于其体阱(以及相对于衬底)反向偏置其隔离阱。原理图包括对该反向偏置技术进行建模的寄生二极管的表示。

输出节点X、Y的负载电阻RL与基准电压节点Vr的负载电阻匹配。发射极跟随器配置的晶体管QX放大来自输出节点X的信号，从而将信号供应到节点Q+。发射极跟随器配置的晶体管QY放大来自输出节点Y的信号，从而将信号供应到节点Q-。这些发射极跟随器配置的晶体管的集电极耦合到电源电压V_CC并且其发射极耦合到匹配偏置晶体管组中的相应偏置晶体管。

就像前述锁存器实施方案一样，时钟对交替地使得跟踪对Q0、Q1能够从数据输入节点D+、D-和锁存对Q2、Q3获得差分信号，以将信号保持在输出节点Q+、Q-上。

图5是实施或非功能和虚设负载的例示性修改的锁存器的示意图。它共享图4的实施方案的部件中的许多部件，但是图4的跟踪对晶体管Q0被两个晶体管Q0a、Q0b替代，这两个晶体管使其集电极并联地连接到输出节点X，而使其发射极并联地连接到时钟对晶体管M0的漏极。晶体管Q0a的基极通过AC耦合电容Ca耦合到信号输入A，而晶体管Q0b的基极通过AC耦合电容Ca类似地耦合到信号输入B。每个基极还通过基极电阻器Rb耦合到基准电压节点Vr。

互补跟踪对电阻器Q1使其基极通过AC耦合电容Cgnd耦合到接地，并且通过基极电阻器Rb耦合到基准电压节点。由于图4和图5中的数据信号输入是AC耦合的，因此它们可以被提供一致基准电压，从而降低对PVT变化的敏感性。AC耦合提供的另一个优点在于，可以选择基准电压以提供对时钟对晶体管及其对应偏置晶体管的更鲁棒的偏置。

就像先前所描述的修改的锁存器实施方案一样，信号输入A或B(或两者)的生效导致输出节点X的电压下降。输出节点Y的电压与节点X的电压反相地移动。

图5的示意图还包括虚设输入d，该虚设输入经由AC耦合电容器Ca耦合到晶体管Q4的基极。这个和每个前面的电容器Ca、Cgnd可以被实施为片上金属-绝缘体-金属(MIM)平板电容器。晶体管Q4的基极还经由基极电阻器Rb耦合到基准电压节点Vr。晶体管Q4由将集电极耦合到电源电压Vcc的负载电阻器RL和来自将发射极耦合到接地的匹配偏置晶体管组中的偏置晶体管偏置，以便提供与输入信号A和B的输入阻抗匹配的输入阻抗。虚设输入的目的纯粹是为了提供在PVT变化的期望范围内匹配的输入阻抗，从而减小分频器的输出信号的正侧和负侧的任何负载引起的变化。也可以使用提供类似的负载匹配的其他实施方式。

因此，本文采用以下技术提供潜在优点。(1)使跟踪对晶体管Q0、Q1和或非输入晶体管Q0a、Q0b相对于彼此和互补晶体管Q1被提供有一致的偏置电压。(2)通过经由扼流电阻器偏置隔离阱来提供增大的泄漏路径阻抗。(3)提供虚设负载以平衡分频器的差分输出信号节点的负载。潜在优点包括降低对PVT变化的敏感性，减小信号损耗，以及减小在输出信号之间的相位和量值不平衡。单独地或组合地，这些潜在优点可以提供改进的良率，降低电源电压敏感性，提高可靠性(更长平均故障时间)，以及实现更高最大工作频率。

具有这些优点的模3分频器可以改进包括VCO、基准时钟和ΔΣ调制器控制的多模分频器的分数N合成器的性能，因为对VCO和基准时钟频率的选择的约束较少，从而使得能够优化设计以在相位噪声、频率范围和其他性能参数方面获得更好性能。此外，可以采用更简单的ΔΣ调制器，从而使得能够进行更高频率操作并降低合成器相位噪声。在汽车雷达应用中的线性调频发生器的上下文中，较低相位噪声产生更好的雷达范围和速度分辨率。

所公开的分频器可以被实施为硅、SiGe和其他半导体衬底材料中的集成电路。一旦完全理解了上述公开的内容，对于本领域技术人员来说这些和许多其他修改形式、等价形式和替代形式就将变得显而易见。旨在使以下权利要求书被解释为在适用情况下包含所有此类修改形式、等价形式和替代形式。

总而言之，前述公开提供了包括数字锁存器和/或修改的数字锁存器的例示性集成电路实施方案及其制造方法。在一个例示性集成电路实施方案中，数字锁存器包括：差分晶体管对(“跟踪对”)，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪差分输入信号；交叉耦合晶体管对(“锁存对”)，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压；差分晶体管对(“时钟对”)，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流；以及匹配偏置晶体管组，该匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点。该匹配组包括：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到跟踪对中的每个晶体管的基极以提供偏置电压。

在另一个例示性实施方案中，修改的数字锁存器包括：输入晶体管布置；锁存对；时钟对；以及匹配偏置晶体管对。该输入晶体管布置包括：第一输入晶体管，该第一输入晶体管具有基极，该基极电容耦合以接收第一输入信号；第二输入晶体管，该第二输入晶体管具有基极，该基极电容耦合以接收第二输入信号；以及互补晶体管，该互补晶体管具有基极，该基极电容耦合到固定电压节点，输入晶体管布置当时钟信号生效时产生在输出节点之间的差分输出电压，该差分输出电压表示第一输入信号和第二输入信号的逻辑或非。锁存对是交叉耦合晶体管对，该交叉耦合晶体管对耦合到输出节点以当时钟信号解除生效时锁存差分输出电压。时钟对是差分晶体管对，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流。匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点，具有：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到输入晶体管布置中的每个晶体管的基极以提供偏置电压。

在用于制造数字锁存器的例示性方法实施方案中，该方法包括：将差分晶体管对(“跟踪对”)的基极电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪差分输入信号；将交叉耦合晶体管对(“锁存对”)连接到输出节点以当时钟信号解除生效时锁存差分输出电压；提供差分晶体管对(“时钟对”)，该差分晶体管对响应于时钟信号，引导在跟踪对的共享发射极节点与锁存对的共享发射极节点之间的偏置电流；以及用匹配偏置晶体管组进行偏置，该匹配偏置晶体管组各自具有基极，该基极以相应基极电阻耦合到共享偏置电压节点。该匹配组包括：第一偏置晶体管，该第一偏置晶体管确定时钟对的偏置电流；以及第二偏置晶体管，该第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，该基准电压节点以与所述基极电阻中的每个成比例的偏置电阻耦合到跟踪对中的每个晶体管的基极以提供偏置电压。

前述实施方案中的每个可以与以下任选特征中的任一个或多个一起使用：1.在共享偏置电压节点上的电压由带隙或比例温度(PTAT)电压基准确定。2.输出节点中的每个以等于负载电阻的上拉电阻耦合到电源电压。3.第一对发射极跟随器配置的晶体管，该第一对发射极跟随器配置的晶体管放大时钟信号以驱动时钟对中的晶体管的栅极，发射极跟随器配置的晶体管由匹配组中的相应偏置晶体管偏置。4.第二对发射极跟随器配置的晶体管，该第二对发射极跟随器配置的晶体管缓冲差分输出电压以进行输出，第二对中的发射极跟随器配置的晶体管由匹配组中的相应偏置晶体管偏置。5.时钟对中的晶体管中的至少一个用三阱架构实施。6.扼流电阻器，该扼流电阻器反向偏置三阱架构中的隔离阱。7.第一主锁存器，该第一主锁存器耦合以向所述数字锁存器提供所述差分输入信号来实施第一触发器。8.第二触发器，该第二触发器包括：第二主锁存器；以及从锁存器，该从锁存器电容耦合以从第二主锁存器接收输出并耦合以向第一主锁存器提供电容耦合差分输入信号。9.第二主锁存器电容耦合以从数字锁存器接收第一输出信号并电容耦合以从从锁存器接收第二输出信号。10.第二主锁存器产生第三输出信号，该第三输出信号是第一输出信号和第二输出信号的逻辑或非。11.从锁存器，该从锁存器耦合到修改的数字锁存器以实施触发器，该触发器提供在正输出节点与负输出节点之间的差分输出。12.正输出节点作为第一输入信号耦合到第一输入晶体管，并且其中修改的数字锁存器还包括第三输入晶体管，该第三输入晶体管具有基极，该基极电容耦合到负输出节点以匹配正输出节点的负载。13.将输出节点中的每个以等于负载电阻的上拉电阻耦合到电源电压。14.使用三阱架构实施时钟对；以及经由扼流电阻器反向偏置三阱架构中的隔离阱。15.使用来自匹配组的偏置晶体管进行以下操作：偏置第一对发射极跟随器配置的晶体管，该第一对发射极跟随器配置的晶体管放大时钟信号以驱动时钟对中的晶体管的栅极；以及偏置第二对发射极跟随器配置的晶体管，该第二对发射极跟随器配置的晶体管放大差分输出电压以进行输出。