具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

本申请实施例提供了一种源极驱动器及其控制方法、显示装置及其驱动系统。下面结合附图，对本申请实施例中的源极驱动器及其控制方法、显示装置及其驱动系统进行详细说明。在不冲突的情况下，下述的实施例中的特征可以相互补充或相互组合。

本申请提供了一种显示装置，如图1A、图1B及图1C所示，图1A为本申请显示装置一种示例性实施例的结构示意图，图1B为本申请显示装置一种示例性实施例的部分结构示意图，图1C为本申请提供的一种像素电路的结构示意图。如图1A所示，显示装置可以包括：多个子像素单元P，以及检测单元，每个子像素单元可以包括一个像素电路。所述显示装置可以包括：源极驱动器5、时序控制器6和栅极驱动器7。源极驱动器5通过数据线连接所述像素电路，栅极驱动器7通过扫描线连接至像素电路。

如图1B所示，所述像素电路可以包括：第二开关单元2、驱动晶体管DT、第一开关单元1和电容C。所述第二开关单元2的第二端连接感测线SENSE；所述驱动晶体管DT的第一端连接第一电源端VDD，第二端连接所述第二开关单元2的第一端；所述第一开关单元1的第一端连接数据信号线DATA，第二端连接所述驱动晶体管DT的栅极；所述电容C的一个电极连接于所述驱动晶体管DT的栅极；检测单元可以用于检测驱动晶体管的迁移率。所述检测单元还包括：第三开关单元3、第四开关单元4。第四开关单元4的第一端可以连接所述感测信号线SENSE，第二端可以连接复位信号端Reset，控制端可以连接第一控制信号端SW2；第三开关单元3的第一端可以连接所述感测信号线SENSE，第二端可以连接感测信号端Sen，控制端可以连接第二控制信号端SW1。

如图1C所示，第一开关单元1可包括开关晶体管T1、第二开关单元2可包括感测晶体管T2。第一开关晶体管T1的第一极连接数据信号线DATA，第二极连接驱动晶体管DT的栅极，栅极连接第一控制信号端G1；驱动晶体管DT的第一极连接第一电源端VDD，第二极连接一发光单元OLED的一电极，该发光单元OLED的另一电极连接接地端GND；第二开关晶体管T2的第一极连接驱动晶体管DT的第二极，第二极连接感测信号线SENSE，栅极连接第二控制信号端G2；电容C连接于驱动晶体管DT的栅极和第二极之间；感测信号线SENSE通过第一开关单元1与一模数转换器ADC连接，感测信号线SENSE还通过第二开关单元2与复位信号端Reset连接。其中，连接于同一像素电路的数据信号线和感测信号线平行设置，且位于相邻像素单元之间的同一黑矩阵区。第一开关单元1的控制端连接控制信号端SW1，第二开关单元2的控制端连接控制信号端SW2。其中，上述控制信号端均在高电平状态下导通与其连接的开关单元。

如图1D所示，该像素电路的感测阶段可以包括：复位阶段t1、感测数据写入阶段t2、充电阶段t3和采样阶段t4。其中，复位阶段t1、数据写入阶段t2、充电阶段t3和采样阶段t4可以位于显示面板相邻帧之间的空白阶段。在复位阶段t1，第一开关晶体管T1、第二开关晶体管T2导通，数据信号线DATA由驱动电压跳变到检测电压，同时复位信号端Reset向感测信号线输入复位电压；在数据写入阶段t2，第一控制信号端G1首先输出高电平，第二控制信号端G2输出高电平，第一开关晶体管T1和第二开关晶体管T2导通，第一开关晶体管T1的第一极接收数据信号线DATA提供的感测数据信号，并写入到存储电容C；在充电阶段t3，第一开关晶体管T1及第二开关晶体管T2持续导通，数据信号线DATA向感测信号线SENSE充电，感测信号线SENSE电压逐渐升高；在检测阶段t4，第一开关晶体管T1及第二开关晶体管T2关断，外部感测单元感测感测信号线SENSE上的电压，从而通过测线SENSE上的电压获取驱动晶体管DT的迁移率。

如背景技术中所述，数据信号线与感测信号线之间存在耦合，数据信号线的信号大小影响感测信号线感测到的信号的准确性。具体参见图1E，由于数据信号线DATA与感测信号线SENSE之间存在耦合，在数据信号线DATA接收的数据信号的电平增大时，感测信号线SENSE接收的感测信号的电平被拉高，在数据信号线DATA接收的数据信号的电平减小时，感测信号线SENSE采集的感测信号被拉低，也即是数据信号线接收的数据信号影响感测信号线SENSE采集的感测信号的精度。感测信号线SENSE接收的感测信号需要经过一段时间才能恢复到初始值，为了避免数据信号线DATA对感测信号线SENSE采集的感测信号的影响，一种方案是在感测信号线SENSE的感测信号恢复到初始值这段时间(如图1E所示的恢复阶段)不进行感测，如此导致显示装置的一帧画面的时长增大。

本申请实施例提供了一种源极驱动器，可解决上述技术问题。所述源极驱动器用于为像素电路提供数据信号。参见图2及图3，所述源极驱动器100包括驱动电路101及数据信号输出端Vout。

源极驱动器所在的显示装置包括显示面板，显示面板包括多个子像素及多个像素电路，多个子像素与多个像素电路一一对应，像素电路用于驱动对应的子像素。显示面板还包括多个数据信号线，各像素电路分别与一个数据信号线相连，源极驱动器提供的数据信号通过数据信号线传输至像素电路。

在需要对像素电路进行外部补偿时，像素电路在工作过程中至少包括如下两个阶段：像素电路的显示驱动阶段和像素电路的感测阶段。像素电路的显示驱动阶段包括显示数据写入阶段，在像素电路的显示数据写入阶段，数据信号线将源极驱动器提供的数据信号写入至子像素的像素电路。在像素电路的感测阶段，感测信号线采集感测信号。如图1D所示，像素电路的感测阶段包括复位阶段t1、感测数据写入阶段t2、充电阶段t3和采样阶段t4。

所述驱动电路101包括信号转换子电路10及输出缓冲子电路20，所述输出缓冲子电路20包括输出控制子电路22。所述信号转换子电路10的输出端与所述输出控制子电路22的输入端相连，所述输出控制子电路22的输出端与所述数据信号输出端Vout相连。

所述信号转换子电路10被配置为将接收的输入信号转换为数据信号，并将所述数据信号传输至所述输出控制子电路22。所述输出控制子电路22被配置为：在所述像素电路的感测数据写入阶段，所述输出控制子电路22将接收的数据信号传输至所述数据信号输出端Vout，以使数据信号输出端Vout将数据信号传输至数据信号线DATA；在所述像素电路的所述充电阶段和所述采样阶段，所述输出控制子电路22使所述数据信号输出端Vout为高阻态。其中数据信号输出端Vout为高阻态时，与数据信号输出端Vout相连的数据信号线的电平保持之前的电平，不发生变化。本申请实施例提供的源极驱动器，在所述像素电路的感测数据写入阶段，输出控制子电路将接收的数据信号传输至数据信号输出端，则输出控制子电路不影响像素电路在感测数据写入阶段接收数据信号；在像素电路的充电阶段和采样阶段，输出控制子电路使数据信号输出端为高阻态，可避免数据信号对感测信号的干扰，可提升像素电路在感测阶段检测的信号的精度；并且由于在像素电路的充电阶段和采样阶段，数据信号对感测信号无干扰，则在像素电路的感测阶段像素电路可一直进行感测，相对于在像素电路的感测阶段，为避免数据信号影响感测信号进而影响感测精度，自数据信号的大小发生变化导致感测信号的大小发生变化，到感测信号恢复到稳定信号的恢复阶段内，像素电路不进行感测的方案来说，本申请实施例在一帧画面的时长内感测信号的恢复阶段的时长可以缩短，或者可不设置感测信号的恢复阶段，源极驱动器所在的显示装置的一帧画面的时长不会增大。

在一个实施例中，再次参见图1D，在感测阶段之后为数模转换阶段t5及数据传输阶段t6。在数模转换阶段t5，芯片将感测单元感测到的感测线Sense上的电压转换为数字信号；在数据传输阶段t6，芯片将数字信号传输至处理器，以使处理器对接收到的信号进行处理。在数模转换阶段t5，数据信号输出端Vout保持为高阻态。

在一个实施例中，所述输出控制子电路22包括晶体管221，所述晶体管221包括第一极N3、第二极N4及栅极N5。所述输出控制子电路22的输入端为所述第一极N3，所述输出控制子电路22的输出端为所述第二极N4。所述第一极N3与所述信号转换子电路10的输出端相连，所述第二极N4与所述数据信号输出端Vout相连，所述栅极N5连接栅极信号。所述栅极信号控制所述晶体管221的导通与截止。在所述像素电路的感测数据写入阶段，所述栅极信号控制所述晶体管221导通，进而所述晶体管221将接收的数据信号传输至所述数据信号输出端Vout；在所述像素电路的所述充电阶段和所述采样阶段，所述栅极信号控制所述晶体管221截止，使所述数据信号输出端Vout为高阻态。

栅极信号控制晶体管221导通时，晶体管221将信号转换子电路10输出的数据信号传输至数据信号输出端Vout，数据信号输出端Vout将数据信号传输至显示面板的数据信号线，进而像素电路接收数据信号线传输的数据信号。栅极信号控制晶体管221截止时，数据信号输出端Vout为高阻态，则数据信号线的信号大小维持前一时刻的信号大小不发生变化，可避免在像素电路的感测阶段数据信号的大小发生变化而对感测信号造成干扰。

通过设置输出控制子电路22包括晶体管221，可使得输出控制子电路22的电路比较简单，易于实现，且通过对栅极信号的控制即可控制输出晶体管的导通与截止，对输出控制子电路22的控制也比较简单。

在一个实施例中，所述晶体管221为N型晶体管，在所述像素电路的感测数据写入阶段，所述栅极信号为高电平；在所述像素电路的所述充电阶段和所述采样阶段，所述栅极信号为低电平。其中，第一极N3为N型晶体管的漏极，第二极N4为N型晶体管的源极。

N型晶体管的栅极信号为高电平时，N型晶体管导通；N型晶体管的栅极信号为低电平时，N型晶体管截止。

参见图4，在像素电路的感测数据写入阶段T1，数据信号输出端Vout先输出高电平，再输出低电平；在感测阶段的所述充电阶段和所述采样阶段T2，栅极N5接收的栅极信号为高电平，N型晶体管截止，数据信号输出端Vout为高阻态；在T1与T2之间的阶段为像素电路的感测阶段的复位阶段，数据信号输出端Vout输出高电平。图4可以看出，在感测阶段的所述充电阶段和所述采样阶段T2，数据信号输出端Vout输出的数据信号的波形不发生改变，由于数据信号输出端Vout为高阻态，相当于源极驱动器与数据信号线断开，因此数据信号不会影响感测信号的精度。

在另一个实施例中，所述晶体管221为P型晶体管，在所述像素电路的感测数据写入阶段，所述栅极信号为低电平；在所述像素电路的所述充电阶段和所述采样阶段，所述栅极信号为高电平。其中，第一极N3为P型晶体管的源极，第二极N4为P型晶体管的漏极。

P型晶体管的栅极信号为低电平时，P型晶体管导通；P型晶体管的栅极信号为高电平时，P型晶体管截止。

也即是，本申请实施例中，晶体管221可以选用N型晶体管，也可以选用P型晶体管，晶体管221的选择更多。

在一个实施例中，所述输出缓冲子电路20还包括运算放大器21，所述运算放大器21的输入端N1与所述信号转换子电路10的输出端电连接，所述运算放大器21的输出端N2与所述输出控制子电路22的输入端电连接。所述运算放大器21的输入阻抗大于输出阻抗；所述运算放大器21的输入电压与所述运算放大器21的输出电压相等，也即是运算放大器21的电压增益为1。运算放大器21的输入阻抗高，相对于前级电路开路；运算放大器21的输出阻抗低，对于后级电路相当于一个恒压源，则运算放大器21的输出电压不受后级电路阻抗的影响，运算放大器21可起到缓冲及隔离的作用。

运算放大器21包括第一电源端和第二电源端，第一电源端接高电平电源端VDD，第二电源端可连接接地端GND。

在一个实施例中，再次参见图2，所述信号转换子电路10包括串并转换器11、锁存器12和数模转换器13。串并转换器11的输出端与锁存器12的输入端相连，锁存器12的输出端与数模转换器13的输入端相连，数模转换器13的输出端与输出缓冲电路的输入端相连。

串并转换器11接收两对差分信号，并对接收到的信号进行串并转换，将信号串行输入的方式转换为并行输出的方式，并将转换后的信号向锁存器12输出。其中一对差分信号包括信号CED0P和信号CED0N，另一个差分信号包括信号CED1P和信号CED1N。锁存器12对接收到的信号进行缓冲。数模转换器13将锁存器12输出的信号进行数模转换，得到的模拟信号也即是数据信号，数模转换器13将得到的数据信号发送至输出缓冲电路。

所述数模转换器还接收时钟信号，时钟信号为高电平时，数模转换器13输出数据信号。再次参见图4，每隔指定时长，所述数模转换器接收的时钟信号STB为高电平。

本申请实施例还提供了一种源极驱动器的控制方法。所述源极驱动器的控制方法用于源极驱动器。所述源极驱动器用于为像素电路提供数据信号；所述源极驱动器包括驱动电路及数据信号输出端。所述驱动电路包括信号转换子电路及输出缓冲子电路，所述输出缓冲子电路包括输出控制子电路，所述信号转换子电路的输出端与所述输出缓冲子电路的输入端相连，所述输出控制子电路的输出端与所述数据信号输出端相连；所述数据转换子电路被配置为将接收的输入信号转换为数据信号，并将所述数据信号传输至所述输出控制子电路。

所述源极驱动器的控制方法包括如下步骤：

在所述像素电路的感测数据写入阶段，控制所述输出控制子电路，使所述输出控制子电路将接收的数据信号传输至所述数据信号输出端；

在所述像素电路的所述充电阶段和所述采样阶段，控制所述输出控制子电路，使所述数据信号输出端为高阻态。

本申请实施例提供的源极驱动器的控制方法，在像素电路的感测数据写入阶段，控制输出控制子电路使输出控制子电路将接收的数据信号传输至所述数据信号输出端，保证像素电路在感测数据写入阶段接收感测数据信号；在像素电路的充电阶段和采样阶段，控制所述输出控制子电路，使所述数据信号输出端为高阻态，可避免数据信号对感测信号的干扰，提升像素电路在感测阶段检测的信号的精度；并且由于在像素电路的充电阶段和采样阶段数据信号对感测信号无干扰，则在像素电路的感测阶段像素电路可一直进行感测，相对于在像素电路的感测阶段，为避免数据信号影响感测信号进而影响感测精度，自数据信号的大小发生变化导致感测信号的大小发生变化，到感测信号恢复到温度信号的恢复阶段内，像素电路不进行感测的方案来说，本申请实施例在一帧画面的时长内感测信号的恢复阶段的时长可缩短，或者可不设置感测信号的恢复阶段，源极驱动器所在的显示装置的一帧画面的时长不会增大。

在一个实施例中，所述输出控制子电路包括晶体管，所述晶体管包括第一极、第二极及栅极；所述输出控制子电路的输入端为所述第一极，所述输出控制子电路的输出端为所述第二极。所述第一极与所述信号转换子电路的输出端相连，所述第二极与所述数据信号输出端相连；所述栅极连接控制信号；所述控制信号控制所述晶体管的导通与截止。所述控制方法进一步包括：

在所述像素电路的感测数据写入阶段，通过控制所述控制信号来控制所述晶体管导通，所述晶体管将接收的数据信号传输至所述数据信号输出端；

在所述像素电路的所述充电阶段和所述采样阶段，通过控制所述控制信号来控制所述晶体管截止，使所述数据信号输出端为高阻态。

进一步地，所述晶体管为N型晶体管，所述控制方法进一步包括：

在所述像素电路的感测数据写入阶段，控制所述控制信号为高电平，使所述晶体管导通，所述晶体管将接收的数据信号传输至所述数据信号输出端；在所述像素电路的所述充电阶段和所述采样阶段，控制所述控制信号为低电平，使所述晶体管截止，使所述数据信号输出端为高阻态。

在另一实施例中，所述晶体管为P型晶体管，所述控制方法进一步包括：

在所述像素电路的感测数据写入阶段，控制所述控制信号为低电平，使所述晶体管导通，所述晶体管将接收的数据信号传输至所述数据信号输出端；在所述像素电路的所述充电阶段和所述采样阶段，控制所述控制信号为高电平，使所述晶体管截止，所述晶体管将接收的数据信号传输至所述数据信号输出端。

本申请实施例提供的源极驱动器及源极驱动器的控制方法属于同一发明构思，相关的细节及有益效果的描述可互相参见，不再进行赘述。

本申请实施例还提供了一种显示装置的驱动系统，所述显示装置的驱动系统包括上述任一实施例所述的源极驱动器。

所述显示装置的驱动系统还可包括时序控制器，时序控制器向所述源极驱动器输入信号，例如向源极驱动器的输入端输入信号，以及向控制输出子电路输入栅极信号。

本申请实施例还提供了一种显示装置。所述显示装置包括显示面板及上述的驱动系统。所述显示面板包括数据信号线，所述驱动系统中的源极驱动器与所述数据信号线相连，所述数据信号线与所述显示面板的像素电路电连接。源极驱动器向数据信号线提供数据信号。

在一个实施例中，所述显示面板包括多个子像素和多个像素电路，像素电路与子像素可一一对应，像素电路用于驱动对应的子像素。多个子像素可划分为多列子像素，每一列子像素对应的像素电路可连接至同一数据信号线。也即是，同一列子像素由同一数据信号线驱动。

在一个实施例中，所述显示面板可以是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板，也可以是LCD(Liquid Crystal Display，液晶显示器)。

需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。

本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。