一种新型六相电荷泵电路结构
阅读说明：本技术 一种新型六相电荷泵电路结构 (Novel six-phase charge pump circuit structure ) 是由 赵洪飞 张福泉 王国瑞 汪金铭 王圣礼 于 2021-08-12 设计创作，主要内容包括：本发明公开了一种新型六相电荷泵电路结构,包括PUMP-REG电路模块,所述PUMP-REG电路模块的输入端设有PUMP-STG电路模块,所述PUMP-STG电路模块的输入端设有六相非交叠时钟电路模块。本发明采用六相非交叠时钟电路,主要是产生相位依次错位,频率相同,使用六相非交叠时钟控制PUMP-STG,使M1/M2/M3/M4不存在同时导通的情况,也不存在交叠的情况,避免了相互影响,采用了DBBN和DBBP模块,避免寄生二极管导通漏电,CLK1/CLK2/CLK3/CLK4/CLKA/CLKB时采用的相位依次错位的频率相同,占空比50％的时钟,消除VTH压降,避免逆向电流产生,提高pump效率,简化时钟控制,增加动态衬底偏置,避免寄生二极管导通漏电,使PUMP-STG主体管子都单独导通,减少相互影响。(The invention discloses a novel six-phase charge PUMP circuit structure which comprises a PUMP _ REG circuit module, wherein the input end of the PUMP _ REG circuit module is provided with a PUMP _ STG circuit module, and the input end of the PUMP _ STG circuit module is provided with a six-phase non-overlapping clock circuit module. The invention adopts a six-phase non-overlapping clock circuit, mainly generates phase sequential dislocation, has the same frequency, controls the PUMP _ STG by using the six-phase non-overlapping clock, ensures that the M1/M2/M3/M4 has no condition of simultaneous conduction and no overlapping condition, avoids mutual influence, adopts DBBN and DBBP modules, avoids parasitic diodes from conducting and leaking electricity, adopts the same frequency of the phase sequential dislocation when CLK1/CLK2/CLK3/CLK4/CLKA/CLKB, has 50 percent of duty ratio clock, eliminates VTH voltage drop, avoids reverse current generation, improves PUMP efficiency, simplifies clock control, increases dynamic substrate bias, avoids parasitic diodes from conducting and leaking electricity, ensures that the tubes of the PUMP _ STG main body are independently conducted, and reduces mutual influence.)
技术领域
本发明涉及集成电路芯片技术领域，更具体地说，本发明涉及一种新型六相电荷泵电路结构。
背景技术
电荷泵普遍使用的是两相或四相结构，常用的两相电荷泵有Dickson CP、StaticCTS CP、Dynamic CTS CP以及Pelliconi CP结构，常用的四相电荷泵有CTS CP型，也有cross-coupled型。
现有的电荷泵结构存在以下不足：
1、pump通路有VTH压降，降低pump效率；
2、反向电流漏电，导致输出电压和输出电流减小，降低pump效率；
3、NMOS管/PMOS管衬底电压高于/低于源或漏端电压时，寄生二极管导通漏电；
4、四相电荷泵时钟控制复杂；
5、四相电荷泵会有输入级两个管子或输出级两个管子同时导通的情况，相互影响，降低pump效率。
发明内容
为了克服现有技术的上述缺陷，本发明的实施例提供一种新型六相电荷泵电路结构，采用六相非交叠时钟电路，主要是产生相位依次错位，频率相同，使用六相非交叠时钟控制PUMP_STG，使M1/M2/M3/M4不存在同时导通的情况，也不存在交叠的情况，避免了相互影响，采用了DBBN和DBBP模块，避免寄生二极管导通漏电，CLK1/CLK2/CLK3/CLK4/CLKA/CLKB时采用的相位依次错位的频率相同，占空比50％的时钟，消除VTH压降，避免逆向电流产生，提高pump效率，简化时钟控制，增加动态衬底偏置，避免寄生二极管导通漏电，使PUMP_STG主体管子都单独导通，减少相互影响，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：包括PUMP_REG电路模块，所述PUMP_REG电路模块的输入端设有PUMP_STG电路模块，所述PUMP_STG电路模块的输入端设有六相非交叠时钟电路模块。
在一个优选的实施方式中，所述PUMP_STG电路模块包括NM1晶体管、NM2晶体管、PM1晶体管以及PM2晶体管，NM1晶体管的源端以及NM2晶体管的源端均接入转换输出电压，所述NM1晶体管的漏端与PM1晶体管的漏端电性连接，NM2晶体管的漏端与PM2晶体管的漏端电性连接，所述NM1晶体管的栅端与PM2晶体管的栅端电性连接，所述NM2晶体管的栅端与PM1晶体管的栅端电性连接。
在一个优选的实施方式中，所述PM1晶体管的输出端设有NM3晶体管、PM4晶体管以及NM4晶体管，所述PM2晶体管的输出端设有PM6晶体管、NM6晶体管以及PM8晶体管，且所述NM3晶体管的源端、PM4晶体管的漏端以及NM4晶体管的源端均与PM1晶体管的源端连接，所述PM6晶体管的漏端、NM6晶体管的源端以及PM8晶体管的源端均与PM2晶体管的源端电性连接，所述PM4晶体管的栅端以及NM4晶体管的栅端连接，所述PM6晶体管的栅端以及NM6晶体管的栅端连接。
在一个优选的实施方式中，所述NM3晶体管的输出端设有PM3晶体管，所述PM4晶体管的输出端设有PM5晶体管，所述NM4晶体管的输出端设有NM5晶体管，且所述PM3晶体管的漏端与NM3晶体管的漏端连接，所述PM5晶体管的漏端与PM4晶体管的源端连接，所述NM5晶体管的源端与NM4晶体管的漏端连接，所述PM4晶体管的栅端与NM4晶体管的栅端连接，所述PM5晶体管的栅端与NM5晶体管的栅端连接。
在一个优选的实施方式中，所述PM6晶体管的输出端设有PM7晶体管，所述NM6晶体管的输出端设有NM7晶体管，所述PM8晶体管的输出端设有NM8晶体管，且所述PM7晶体管的漏端与PM6晶体管的源端连接，所述NM7晶体管的源端与NM6晶体管的漏端电性连接，所述NM8晶体管的漏端与PM8晶体管的漏端电性连接，所述PM6晶体管的栅端与NM6晶体管的栅端连接，所述PM7晶体管的栅端与NM7晶体管的栅端连接。
在一个优选的实施方式中，所述PM3晶体管的源端、PM5晶体管的源端、NM5晶体管的漏端、PM7晶体管的源端、NM7晶体管的漏端、NM8晶体管的源端均输入低电压域电压信号。
在一个优选的实施方式中，所述PUMP_STG电路模块还包括PM9晶体管、PM10晶体管、NM10晶体管、PM12晶体管、NM12晶体管以及NM14晶体管，且所述PM10晶体管的栅端与NM10晶体管的栅端连接，所述PM12晶体管的栅端与NM12晶体管的栅端连接，所述PM9晶体管的源端、PM10晶体管的源端、NM10晶体管的漏端、PM12晶体管的源端、NM12晶体管漏端以及NM14晶体管的源端均接入转换输出电压。
在一个优选的实施方式中，所述PM9晶体管的输出端设有NM9晶体管，所述PM10晶体管的输出端设有PM11晶体管，所述NM10晶体管的输出端设有NM11晶体管，所述PM12晶体管的输出端设有PM13晶体管，所述NM12晶体管的输出端设有NM13晶体管，所述NM14晶体管的输出端设有PM14晶体管，所述PM9晶体管的漏端与NM9晶体管的漏端连接，所述PM10晶体管的漏端与PM11晶体管的源端连接，所述NM10晶体管的源端与NM11晶体管的漏端连接，所述NM13晶体管的源端与PM12晶体管的漏端连接，所述NM12晶体管的源端与NM13晶体管的漏端连接，所述NM14晶体管的漏端与PM14晶体管的漏端连接。
在一个优选的实施方式中，所述NM9晶体管、PM11晶体管以及NM11晶体管的输出端设有PM15晶体管，所述PM13晶体管、NM13晶体管以及PM14晶体管的输出端设有PM16晶体管，所述NM9晶体管的源端、PM11晶体管的漏端以及NM11晶体管的源端均与PM15晶体管的源端连接，所述PM13晶体管的漏端、NM13晶体管的源端以及PM14晶体管的源端均与PM16晶体管的源端连接，所述PM15晶体管的输出端设有NM15晶体管，所述PM16晶体管的输出端设有NM16晶体管，所述NM15晶体管的漏端与PM15晶体管的漏端连接，所述NM16晶体管的漏端与PM16晶体管的漏端连接，所述PM15晶体管的栅端与NM16晶体管的栅端连接，所述NM15晶体管的栅端与PM16晶体管的栅端连接，所述NM15晶体管的源端与NM16晶体管的源端均输入低电压域电压信号。
在一个优选的实施方式中，所述PUMP_STG电路模块还包括两个DBBN模块、两个DBBP模块、M1晶体管、M2晶体管、M3晶体管以及M4晶体管，且所述DBBN模块与DBBP模块电性连接，所述M3晶体管的漏端以及M4晶体管的漏端均输入低电压域电压信号，所述M1晶体管的漏端与M2晶体管的漏端均接入转换输出电压，两个所述DBBP模块分别与M1晶体管以及M2晶体管电性连接，两个所述DBBN模块分别与M3晶体管以及M4晶体管电性连接，所述六相非交叠时钟电路模块包括GLK1接口、GLK2接口、GLK3接口、GLK4接口、GLKA接口以及GLKB接口。
本发明的技术效果和优点：
六相非交叠时钟电路，主要是产生相位依次错位，频率相同，占空比50％的时钟CLK1/CLK2/CLK3/CLK4/CLKA/CLKB，PUMP_STG电路，charge_pump的主体电路，也是本发明的主要电路，PUMP_REG电路，是对charge_pump的输出的修调，将开环的charge_pump接成闭环状态，根据需要修调输出稳定电压，使用六相非交叠时钟控制PUMP_STG，使M1/M2/M3/M4不存在同时导通的情况，也不存在交叠的情况，避免了相互影响，采用了DBBN和DBBP模块，避免寄生二极管导通漏电，CLK1/CLK2/CLK3/CLK4/CLKA/CLKB时采用的相位依次错位的频率相同，占空比50％的时钟，简单易懂；
1、消除VTH压降，提高pump效率；
2、避免逆向电流产生，提高pump效率；
3、简化时钟控制；
4、增加动态衬底偏置，避免寄生二极管导通漏电；
5、使PUMP_STG主体管子都单独导通，减少相互影响，提高pump效率。
附图说明
图1为本发明四级型PUMP_STG串联系统结构示意图。
图2为本发明两串两并PUMP_STG系统结构示意图。
图3为本发明PUMP_STG的电路原理图。
图4为本发明六相非交叠时钟电路模块的时序图。
附图标记为：1、PUMP_REG电路模块；2、PUMP_STG电路模块；3、六相非交叠时钟电路模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参照说明书附图1-4，本发明一实施例的一种新型六相电荷泵电路结构，包括PUMP_REG电路模块1，所述PUMP_REG电路模块1的输入端设有PUMP_STG电路模块2，所述PUMP_STG电路模块2的输入端设有六相非交叠时钟电路模块3，所述PUMP_STG电路模块2包括NM1晶体管、NM2晶体管、PM1晶体管以及PM2晶体管，NM1晶体管的源端以及NM2晶体管的源端均接入转换输出电压，所述NM1晶体管的漏端与PM1晶体管的漏端电性连接，NM2晶体管的漏端与PM2晶体管的漏端电性连接，所述NM1晶体管的栅端与PM2晶体管的栅端电性连接，所述NM2晶体管的栅端与PM1晶体管的栅端电性连接，六相非交叠时钟电路，主要是产生相位依次错位，频率相同，占空比50％的时钟CLK1/CLK2/CLK3/CLK4/CLKA/CLKB，PUMP_STG电路，charge_pump的主体电路，也是本发明的主要电路，PUMP_REG电路，是对charge_pump的输出的修调，将开环的charge_pump接成闭环状态，根据需要修调输出稳定电压，使用六相非交叠时钟控制PUMP_STG，使M1/M2/M3/M4不存在同时导通的情况，也不存在交叠的情况，避免了相互影响，采用了DBBN和DBBP模块，避免寄生二极管导通漏电，CLK1/CLK2/CLK3/CLK4/CLKA/CLKB时采用的相位依次错位的频率相同，占空比50％的时钟，简单易懂。
进一步的，所述PM1晶体管的输出端设有NM3晶体管、PM4晶体管以及NM4晶体管，所述PM2晶体管的输出端设有PM6晶体管、NM6晶体管以及PM8晶体管，且所述NM3晶体管的源端、PM4晶体管的漏端以及NM4晶体管的源端均与PM1晶体管的源端连接，所述PM6晶体管的漏端、NM6晶体管的源端以及PM8晶体管的源端均与PM2晶体管的源端电性连接，所述PM4晶体管的栅端以及NM4晶体管的栅端连接，所述PM6晶体管的栅端以及NM6晶体管的栅端连接，当t＝t0时，CLK1/CLK2/CLK3/CLK4/CLKA均为低电平，CLKB为高此时只有PM4/PM5、PM6/PM7、PM10/PM11、PM12/PM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭。
进一步的，所述NM3晶体管的输出端设有PM3晶体管，所述PM4晶体管的输出端设有PM5晶体管，所述NM4晶体管的输出端设有NM5晶体管，且所述PM3晶体管的漏端与NM3晶体管的漏端连接，所述PM5晶体管的漏端与PM4晶体管的源端连接，所述NM5晶体管的源端与NM4晶体管的漏端连接，所述PM4晶体管的栅端与NM4晶体管的栅端连接，所述PM5晶体管的栅端与NM5晶体管的栅端连接，当t＝t1时，CLK1/CLK2/CLK3/CLK4/CLKB均为低电平，CLKA为高，此时VA随CLKA抬高，VB随CLKB拉低，M1/M2/M3/M4均保持关闭。
进一步的，所述PM6晶体管的输出端设有PM7晶体管，所述NM6晶体管的输出端设有NM7晶体管，所述PM8晶体管的输出端设有NM8晶体管，且所述PM7晶体管的漏端与PM6晶体管的源端连接，所述NM7晶体管的源端与NM6晶体管的漏端电性连接，所述NM8晶体管的漏端与PM8晶体管的漏端电性连接，所述PM6晶体管的栅端与NM6晶体管的栅端连接，所述PM7晶体管的栅端与NM7晶体管的栅端连接，当t＝t2时，CLK1/CLK2/CLK3/CLKB均为低电平，CLK4/CLKA为高，此时只有NM2/PM2、NM3/PM3、PM10/PM11、PM12/PM13通路导通，因此NA＝VIN，NB＝PA＝PB＝VOUT，所以M1/M2/M3关闭，M4开启，电流从VIN流入VB，直到VB＝VIN。
进一步的，所述PM3晶体管的源端、PM5晶体管的源端、NM5晶体管的漏端、PM7晶体管的源端、NM7晶体管的漏端、NM8晶体管的源端均输入低电压域电压信号，所述PUMP_STG电路模块2还包括PM9晶体管、PM10晶体管、NM10晶体管、PM12晶体管、NM12晶体管以及NM14晶体管，且所述PM10晶体管的栅端与NM10晶体管的栅端连接，所述PM12晶体管的栅端与NM12晶体管的栅端连接，所述PM9晶体管的源端、PM10晶体管的源端、NM10晶体管的漏端、PM12晶体管的源端、NM12晶体管漏端以及NM14晶体管的源端均接入转换输出电压，当t＝t4时，CLK1/CLKB均为低电平，CLK2/CLK3/CLK4/CLKA为高，此时只有NM4/NM5、NM6/NM7、NM14/PM14、PM15/NM15通路导通，因此PA＝NA＝NB＝VIN，PB＝VOUT，所以M2/M3/M4关闭，M1开启，电流从VA流向VOUT，直到VOUT＝VA。
进一步的，所述PM9晶体管的输出端设有NM9晶体管，所述PM10晶体管的输出端设有PM11晶体管，所述NM10晶体管的输出端设有NM11晶体管，所述PM12晶体管的输出端设有PM13晶体管，所述NM12晶体管的输出端设有NM13晶体管，所述NM14晶体管的输出端设有PM14晶体管，所述PM9晶体管的漏端与NM9晶体管的漏端连接，所述PM10晶体管的漏端与PM11晶体管的源端连接，所述NM10晶体管的源端与NM11晶体管的漏端连接，所述NM13晶体管的源端与PM12晶体管的漏端连接，所述NM12晶体管的源端与NM13晶体管的漏端连接，所述NM14晶体管的漏端与PM14晶体管的漏端连接，当t＝t5时，CLKB为低电平，CLK1/CLK2/CLK3/CLK4/CLKA为高，此时只有NM4/NM5、NM6/NM7、NM10/NM11、NM12/NM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭。
进一步的，所述NM9晶体管、PM11晶体管以及NM11晶体管的输出端设有PM15晶体管，所述PM13晶体管、NM13晶体管以及PM14晶体管的输出端设有PM16晶体管，所述NM9晶体管的源端、PM11晶体管的漏端以及NM11晶体管的源端均与PM15晶体管的源端连接，所述PM13晶体管的漏端、NM13晶体管的源端以及PM14晶体管的源端均与PM16晶体管的源端连接，所述PM15晶体管的输出端设有NM15晶体管，所述PM16晶体管的输出端设有NM16晶体管，所述NM15晶体管的漏端与PM15晶体管的漏端连接，所述NM16晶体管的漏端与PM16晶体管的漏端连接，所述PM15晶体管的栅端与NM16晶体管的栅端连接，所述NM15晶体管的栅端与PM16晶体管的栅端连接，所述NM15晶体管的源端与NM16晶体管的源端均输入低电压域电压信号，当t＝t6时，CLKA为低电平，CLK1/CLK2/CLK3/CLK4/CLKB为高，此时只有NM4/NM5、NM6/NM7、NM10/NM11、NM12/NM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭，且VA随CLKA下降到VC(VC<VIN)，VB随CLKB抬高，此时VB＝VIN+VCLKB。
进一步的，所述PUMP_STG电路模块2还包括两个DBBN模块、两个DBBP模块、M1晶体管、M2晶体管、M3晶体管以及M4晶体管，且所述DBBN模块与DBBP模块电性连接，所述M3晶体管的漏端以及M4晶体管的漏端均输入低电压域电压信号，所述M1晶体管的漏端与M2晶体管的漏端均接入转换输出电压，两个所述DBBP模块分别与M1晶体管以及M2晶体管电性连接，两个所述DBBN模块分别与M3晶体管以及M4晶体管电性连接，所述六相非交叠时钟电路模块3包括GLK1接口、GLK2接口、GLK3接口、GLK4接口、GLKA接口以及GLKB接口，当t＝t7时，CLK4/CLKA为低电平，CLK1/CLK2/CLK3/CLKB为高，此时只有NM1/PM1、PM8/NM8、NM10/NM11、NM12/NM13通路导通，因此NB＝VIN，NA＝PA＝PB＝VOUT，所以M1/M2/M4关闭；M3开启，电流从VIN传到VA，直到VA＝VIN，当t＝t8时，CLK3/CLK4/CLKA为低电平，CLK1/CLK2/CLKB为高，此时只有PM4/PM5、PM6/PM7、NM10/NM11、NM12/NM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭，当t＝t9时，CLK1/CLK3/CLK4/CLKA为低电平，CLK2/CLKB为高，此时只有PM4/PM5、PM6/PM7、PM9/NM9、PM16/NM16通路导通，因此PB＝NA＝NB＝VIN，PA＝VOUT，所以M1/M3/M4关闭；M2开启，电流从VB流向VOUT，直到VOUT＝VB。
实施例1：
①当t＝t0时，CLK1/CLK2/CLK3/CLK4/CLKA均为低电平，CLKB为高此时只有PM4/PM5、PM6/PM7、PM10/PM11、PM12/PM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭；
②当t＝t1时，CLK1/CLK2/CLK3/CLK4/CLKB均为低电平，CLKA为高，此时VA随CLKA抬高，VB随CLKB拉低，M1/M2/M3/M4均保持关闭；
③当t＝t2时，CLK1/CLK2/CLK3/CLKB均为低电平，CLK4/CLKA为高，此时只有NM2/PM2、NM3/PM3、PM10/PM11、PM12/PM13通路导通，因此NA＝VIN，NB＝PA＝PB＝VOUT，所以M1/M2/M3关闭，M4开启，电流从VIN流入VB，直到VB＝VIN；
④当t＝t3时，CLK1/CLK2/CLKB均为低电平，CLK3/CLK4/CLKA为高，此时只有NM4/NM5、NM6/NM7、PM10/PM11、PM12/PM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭；
⑤当t＝t4时，CLK1/CLKB均为低电平，CLK2/CLK3/CLK4/CLKA为高，此时只有NM4/NM5、NM6/NM7、NM14/PM14、PM15/NM15通路导通，因此PA＝NA＝NB＝VIN，PB＝VOUT，所以M2/M3/M4关闭，M1开启，电流从VA流向VOUT，直到VOUT＝VA；
⑥当t＝t5时，CLKB为低电平，CLK1/CLK2/CLK3/CLK4/CLKA为高，此时只有NM4/NM5、NM6/NM7、NM10/NM11、NM12/NM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭；
⑦当t＝t6时，CLKA为低电平，CLK1/CLK2/CLK3/CLK4/CLKB为高，此时只有NM4/NM5、NM6/NM7、NM10/NM11、NM12/NM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭，且VA随CLKA下降到VC(VC<VIN)，VB随CLKB抬高，此时VB＝VIN+VCLKB；
⑧当t＝t7时，CLK4/CLKA为低电平，CLK1/CLK2/CLK3/CLKB为高，此时只有NM1/PM1、PM8/NM8、NM10/NM11、NM12/NM13通路导通，因此NB＝VIN，NA＝PA＝PB＝VOUT，所以M1/M2/M4关闭；M3开启，电流从VIN传到VA，直到VA＝VIN；
⑨当t＝t8时，CLK3/CLK4/CLKA为低电平，CLK1/CLK2/CLKB为高，此时只有PM4/PM5、PM6/PM7、NM10/NM11、NM12/NM13通路导通，因此NA＝NB＝VIN，PA＝PB＝VOUT，所以M1/M2/M3/M4关闭；
⑩当t＝t9时，CLK1/CLK3/CLK4/CLKA为低电平，CLK2/CLKB为高，此时只有PM4/PM5、PM6/PM7、PM9/NM9、PM16/NM16通路导通，因此PB＝NA＝NB＝VIN，PA＝VOUT，所以M1/M3/M4关闭；M2开启，电流从VB流向VOUT，直到VOUT＝VB；
工作原理时序①②③④⑤⑥⑦⑧⑨⑩为一个CLK周期，CLKA/CLKB/CLK1/CLK2/CLK3/CLK4为频率相同相位不同的非交叠时钟，M1/M2/M3/M4均是单独开启，不存在同时导通的情况，DBBN/DBBP分别是NMOS和PMOS的动态衬底偏置电路，采用DBBN可以使NMOS的Bulk始终连到电压较低的一端，同理采用DBBP可以使PMOS的Bulk始终连到电压较高的一端。
实施例2：图1为四级PUMP_STG串联系统结构，这种结构适用于高压输出，低电流驱动能力应用，比如Vcc＝3.3v，pump_out＝13.2v；根据需要决定级数。
实施例3：图2为两串两并PUMP_STG系统结构，这种结构是适用于高电流驱动能力的应用，根据需要决定并联的级数。
最后应说明的几点是：首先，在本申请的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变，则相对位置关系可能发生改变；
其次：本发明公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计，在不冲突情况下，本发明同一实施例及不同实施例可以相互组合；
最后：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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