具体实施方式

首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，，图1至图4是一种现有半导体结构形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100包括密集区A和稀疏区B，所述密集区A上具有若干第一栅极结构111，所述第一栅极结构111两侧的基底100内分别具有第一源漏掺杂区121，所述稀疏区B上具有若干第二栅极结构112，且所述第二栅极结构112两侧的基底100内分别具有第二源漏掺杂区122。

请参考图2，在所述基底100上形成介质层130，且所述介质层130位于所述第一栅极结构111和第一源漏掺杂区121、第二栅极结构112、以及第二源漏掺杂区122表面。

请参考图3，在所述介质层130内形成若干第一开口141和第二开口142，各所述第一开口141底部均暴露出一个第一源漏掺杂区121顶部表面，各所述第二开口142底部均暴露出一个第二源漏掺杂区122顶部表面。

请参考图4，形成所述第一开口141和第二开口142之后，在所述介质层130内形成暴露出第一栅极结构111顶部表面的第三开口151、以及暴露出第二栅极结构112顶部表面的第四开口152，且所述第三开口151和部分第一开口141重叠，所述第四开口152与部分所述第二开口142重叠。

上述方法中，通过使所述第三开口151和部分第一开口141有重叠，第四开口152和部分所述第二开口142有重叠，使得后续在第一开口141和第三开口内151形成的插塞能够同时电连接第一源漏掺杂区121和第一栅极结构111，在第二开口142和第四开口152内形成的插塞能够同时电连接第二源漏掺杂122和第二栅极结构112，从而满足具体工艺需求。

然而，现有第三开口151和第四开口152的形成方法为：在所述第一开口141和第二开口142、以及介质层表130面形成平坦化层(图中未示出)；在所述平坦化层表面形成图形化层(图中未示出)，所述图形化层暴露出所述密集区A上第一开口141和第一栅极结构111、相邻第一开口141和第一栅极结构111之间的介质层130上的平坦化层表面，以及所述稀疏区B上第二开口142和第二栅极结构112、相邻第二开口142和第二栅极结构112之间的介质层130上的平坦化层表面；以所述图形化层为掩膜，刻蚀所述介质层130和平坦化层，直至暴露出第一栅极结构111顶部表面和第二栅极结构112顶部表面，在密集区A形成所述第三开口151，在稀疏区B形成所述第四开口152。

由于密集区A的器件密度大于稀疏区B的器件密度，使得填充于所述第一开口141和第二开口142且高于介质层130表面的平坦化层在密集区A和稀疏区B的厚度有差异，具体表现在密集区A上的平坦化层的厚度小于稀疏区B上的平坦化层的厚度，导致通过刻蚀所述介质层130和平坦化层，形成第三开口151和第四开口152的过程中，为了满足所述位于稀疏区B的第四开口152能够暴露出第二栅极结构112顶部表面，容易对平坦化层厚度较薄的密集区A造成过刻蚀，进而容易对第一开口141底部的第一源漏掺杂区121造成刻蚀损伤，导致第一栅极结构111和基底100之间产生漏电流，影响器件功耗，不利于所述半导体结构的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，在所述介质层内形成若干第一开口，各所述第一开口底部均暴露出一个第一源漏掺杂区顶部表面；在所述介质层内形成若干第二开口，各所述第二开口底部均暴露出一个第一栅极结构顶部的部分表面；在所述介质层内形成若干第三开口，所述第三开口底部高于所述第一栅极层顶部表面，所述第三开口分别与所述第一开口以及第二开口相连通。所述第一开口、第二开口和第三开口是在三次不同的刻蚀工艺中完成的，能够减少不同制程之间互相造成影响，使得形成的半导体结构的性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图15是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。

请参考图5，提供基底200，所述基底200包括密集区A。

在本实施例中，所述基底200还包括：稀疏区B。

所述基底200包括衬底和位于衬底表面的若干鳍部。

在其他实施例中，所述衬底上不具有鳍部。

在本实施例中，所述基底200的形成方法包括：提供初始衬底(未示出)；所述初始衬底上具有掩膜层，所述掩膜层暴露出部分初始衬底的表面；以所述掩膜层为掩膜，刻蚀所述初始衬底，形成衬底和位于所述衬底表面的鳍部。

在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底和鳍部的材料为硅。

在其他实施例中，所述初始衬底的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、锗硅、绝缘体上硅或绝缘体上锗。

请参考图6，形成位于所述基底200上的若干第一栅极结构211、若干位于基底200内的第一源漏掺杂区221和位于所述基底200上的介质层230，所述第一栅极结构211位于密集区A上，所述第一栅极结构211包括第一栅极层2111，且各所述第一栅极结构211两侧的基底200内分别具有第一源漏掺杂区221，所述介质层230位于所述第一栅极结构211表面和第一源漏掺杂区221表面。

在本实施例中，所述半导体结构还包括：位于所述基底200上的若干第二栅极结构212、若干位于基底200内的第二源漏掺杂区222，所述第二栅极结构212位于稀疏区B上，所述第二栅极结构212包括第二栅极层2121，且各所述第二栅极结构212两侧的基底200内分别具有第二源漏掺杂区222；所述介质层230位于所述第二栅极结构212表面和第二源漏掺杂区222表面。

在本实施例中，所述基底200包括衬底和位于衬底表面的若干鳍部，所述第一栅极结构211横跨若干所述鳍部，且所述第一栅极结构211覆盖部分所述鳍部的顶部表面和侧壁表面；所述第一源漏掺杂区221位于第一栅极结构211两侧的鳍部内。

相邻所述第一栅极结构211之间的距离小于相邻所述第二栅极结构212的距离相邻所述第一栅极结构211之间的距离小于相邻所述第二栅极结构212的距离，使得所述密集区A上形成的器件密度大于所述稀疏区B上形成的器件密度。

所述介质层230包括：第一层介质层(图中未标示)、位于所述第一层介质层表面的刻蚀停止层(图中未标示)、以及位于所述刻蚀停止层表面的第二层介质层(图中未标示)。

具体的，在本实施例中，所述第一栅极结构211还包括：位于第一栅极层2111底部的第一栅介质层2112、以及位于第一栅介质层2112顶部表面和第一栅极层2111顶部表面的第一阻挡层2113。

所述第一栅介质层2112的材料包括：高K介质材料，所述高K介质材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。在本实施例中，所述第一栅介质层2112的材料为氧化铪。

所述第一栅极层2111的材料包括：金属，所述金属包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。在本实施例中，所述第一栅极层2111的材料为钨。

所述第一阻挡层2113的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。在本实施例中，所述第一阻挡层2113的材料为氮氧化硅。

所述第一阻挡层2113用于保护所述第一栅极层2111的表面，有利于所述第一栅极层2111保持形貌，且减少缺陷的产生。

所述第一栅极结构211、第一源漏掺杂区221、以及介质层230的形成方法包括：在所述基底200上形成第一伪栅结构(图中未标示)；在所述第一伪栅结构两侧的基底200内形成第一源漏掺杂区221；在所述基底200上形成第一层介质层，所述第一层介质层位于所述第一伪栅结构表面和第一源漏掺杂区221表面；去除所述第一伪栅结构，在所述第一层介质层内形成第一伪栅开口图中未标示)；在所述第一伪栅开口内形成第一栅介质层2112、位于所述第一栅介质层2112表面的第一栅极层2111、以及位于所述第一栅介质层2112顶部表面和第一栅极层2111顶部表面的第一阻挡层2113；在所述第一阻挡层2113表面和第一层介质层表面形成刻蚀停止层；在所述刻蚀停止层表面形成所述第二层介质层。

所述介质层230的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。

在本实施例中，所述介质层230的材料的为氧化层。

所述刻蚀停止层的作用在于，用于作为后续形成第三开口的停止层。

具体的，在本实施例中，所述第二栅极结构212还包括：位于第二栅极层2121底部的第二栅介质层2122、以及位于第二栅介质层2122顶部表面和第二栅极层2121顶部表面的第二阻挡层2123。

所述第二栅介质层2122的材料和第一栅介质层2112的材料相同，在此不再赘述。

所述第二栅极层2121的材料和第一栅极层2111的材料相同，在此不再赘述。

所述第二阻挡层2123的材料和第一阻挡层2113的材料相同，在此不再赘述。

请参考图7和图8，图8为图7沿X-X1和Y-Y1切线方向的截面示意图，在所述介质层230内形成若干第一开口241，各所述第一开口241底部均暴露出一个第一源漏掺杂区221顶部表面。

在本实施例中，所述半导体结构的形成方法还包括：在所述介质层230内形成若干第四开口244，各所述第四开口244底部均暴露出一个第二源漏掺杂区222顶部表面。

所述第一开口241和第四开口244同时形成。

所述第一开口241和所述第四开口244的形成方法包括：在所述介质层230表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出第一源漏掺杂区221和第二源漏掺杂区222上的介质层230表面；以所述第一图形化层为掩膜，刻蚀所述介质层230，直至暴露出第一源漏掺杂区221和第二源漏掺杂区222顶部表面，在所述密集区A形成所述第一开口241，在所述稀疏区B形成所述第四开口244。

刻蚀所述介质层230的工艺包括：各向异性的干法刻蚀工艺。

所述第一图形化层的形成工艺包括：极紫外光刻工艺。

所述第一图形层的-材料包括：光刻胶。

在本实施例中，形成所述第一开口241和第四开口244之后，还包括：去除所述第一图形化层。

在本实施例中，去除所述第一图形化层的工艺为灰化工艺。

请参考图9和图10，图9和图7的视图方向相同，图10和图8的视图方向相同，在所述第一开口241内、以及介质层230表面形成第一平坦化层250。

所述第一平坦化层250的材料和所述介质层230的材料不同。

所述第一平坦化层250的材料包括：含碳氧的有机材料。

在本实施例中，所述第一平坦化层250的材料为底部抗反射材料。

形成所述第一平坦化层250的工艺包括：旋涂工艺。

请参考图11，图11和图9的视图方向相同，在所述介质层230内形成若干第二开口242，各所述第二开口242底部均暴露出一个第一栅极结构211顶部的部分表面。

在本实施例中，所述半导体结构的形成方法还包括：在所述介质层230内形成若干第五开口245，一个所述第五开口245底部均暴露出一个第二栅极结构212顶部的部分表面，且所述第四开口244和第五开口245之间相互分离。

所述第二开口242和所述第五开口245同时形成。

所述第二开口242和第五开口245的形成方法包括：在所述介质层230上形成第二图形化层252，所述第二图形化层252暴露出第一栅极结构211和第二栅极结构212上的介质层230表面；以所述第二图形化层252为掩膜，刻蚀所述介质层230，直至暴露出第一栅极结构211和第二栅极结构212顶部表面，在所述密集区A形成所述第二开口242，在所述稀疏区B形成所述第五开口245。

具体的，在本实施例中，刻蚀所述介质层230，直至暴露出第一栅极层2111和第二栅极层2121顶部表面。

所述第二图形化层252的形成工艺包括：极紫外光刻工艺。

具体的，所述第二图形化层252位于所述第一平坦化层250表面。

形成所述第二开口242之后，去除所述第一平坦化层250。

在本实施例中，形成所述第二开口242和第五开口245之后，去除所述第二图形化层252；去除所述第二图形化层252之后，去除所述第一平坦化层250。

在本实施例中，去除所述第二图形化层252和第一平坦化层250的工艺为灰化工艺。

请参考图12，图12和图11的视图方向相同，在所述第一开口241和第二开口242、以及介质层230表面形成第二平坦化层260。

所述第二平坦化层260的材料和所述介质层230的材料不同。

所述第二平坦化层260的材料包括：含碳氧的有机材料。

在本实施例中，所述第二平坦化层260的材料为底部抗反射材料。

形成所述第二平坦化层260的工艺包括：旋涂工艺。

请参考图13和图14，图13和图9的视图方向相同，图14和图10的视图方向相同，在所述介质层230内形成若干第三开口243，所述第三开口243底部高于所述第一栅极层2112顶部表面，所述第三开口243分别与所述第一开口241以及第二开口242相连通。

所述第三开口243的深宽比范围为2：9至8：3。

选择所述范围的意义在于：若所述第三开口243的深宽比大于8：3，所述第三开口243过深，对刻蚀形成第三开口243的难度要求较大，从而加大了工艺制程的难度；若所述第三开口243的深宽比小于2：9，则所述第三开口243较浅，所述第三开口243和第一开口241、以及第二开口242的重叠部分较少，容易出现第三开口243没有和第一开口241相连通，或者第三开口243没有和第二开口242相连通的情况，使后续形成的导电结构不能同时电连接第一源漏掺杂区221和第一栅极结构211，形成的半导体结构出现问题。

在本实施例中，所述半导体结构的形成方法还包括：在所述介质层230内形成若干第六开口246，所述第六开口246底部高于所述第二栅极层2121顶部表面，所述第六开口246分别与所述第四开244口以及第五开口245相连通。

所述第三开口243和所述第六开口246同时形成。

所述第三开口243和第六开口246的形成方法包括：在所述介质层230上形成第三图形化层263，所述第三图形化层263暴露出第一开口241和第二开口242之间的介质层230表面、以及第四开口244和第五开口245之间的介质层230表面；以所述第三图形化层263为掩膜，刻蚀所述介质层230，在密集区A形成所述第三开口243，在稀疏区B形成所述第六开口246。

具体的，在本实施例中，刻蚀所述介质层230，直至暴露出刻蚀停止层表面，在所述密集区A形成所述第三开口243，在稀疏区B形成所述第六开口246。

具体的，所述第三图形化层263位于所述第二平坦化层260表面。

所述第三图形化层263的形成工艺包括：极紫外光刻工艺。

所述第三图形化层263的材料包括：光刻胶。

形成所述第三开口243之后，去除所述第二平坦化层260。

在本实施例中，形成所述第三开口243和第六开口246之后，去除所述第三图形化层263；去除所述第三图形化层263之后，去除所述第二平坦化层260。

在本实施例中，去除所述第三图形化层263和第二平坦化层260的工艺为灰化工艺。

通过分别在不同的制程中，形成暴露出第一源漏掺杂区221顶部表面的第一开口241，暴露出第一栅极层2111顶部表面的第二开口242，以及位于相邻第一开口241和第二开口242之间的第三开口243。由于第三开口243分别与所述第一开口241、以及第二开口242相连通，使得第三开口243能够将第一开口241和第二开口242之间相连，使得后续在第一开口241、第二开口242以及第三开口243内形成的导电结构，能够实现同时电连接第一栅极结构211和第一源漏掺杂区221，从而满足工艺需求。同时，第一开口241、第二开口242和第三开口243是在三次不同的刻蚀工艺中完成的，能够减少不同制程之间造成的影响，且所述第三开口243的底部高于所述第一栅极层2111顶部表面，能够避免形成第三开口243的过程中，对位于第一开口241底部的第一源漏掺杂区221造成过刻蚀，从而减少第一栅极结构211和基底200之间产生漏电流，使得形成的半导体结构的性能较好。

所述基底200还包括稀疏区B，所述稀疏区B上具有第二栅极结构212，且所述第二栅极结构212两侧的基底200内分别具有第二源漏掺杂区222。由于第一开口241和第四开口244是同时形成，第二开口242和第五开口245是同时形成，第三开口243和第六开口246是同时形成，且在密集区A和稀疏区B形成第一开口241和第四开口244，第二开口242和第五开口245、以及第三开口243和第六开口246是在不同的制程中完成的，有利于减少对不同制程之间造成影响，使得在密集区A上形成第五开口245和在稀疏区B上形成第六开口246的过程中，不会对第一开口241底部的第一源漏掺杂区221和第四开口244底部的第二源漏掺杂区222造成过刻蚀，从而减少第一栅极结构211和基底200之间、以及第二栅极结构212和基底200之间产生漏电流，使得形成的半导体结构的性能较好。

请参考图15，在所述第一开口241、第二开口242以及第三开口243内填充导电材料，形成导电结构270。

由于第三开口243分别与所述第一开口241以及第二开口242相连通，位于所述第三开口243、第一开口241以及第二开口242内的导电结构270能够共同电连接第一源漏掺杂区221和第一栅极结构221，从而满足工艺要求。

在本实施例中，还包括：在所述第四开口244、第五开口245以及第六开口246内填充导电材料，形成所述导电结构270。

在本实施例中，所述导电结构270的形成方法包括：在所述第一开口241、第二开口242和第三开口243、第四开口244、第五开口245、第六开口246内、以及介质层230表面形成导电材料膜；平坦化所述导电材料膜，直至暴露出介质层230表面，在密集区A上的所述第一开口241、第二开口242以及第三开口243内形成导电结构270，在稀疏区B上的第四开口244、第五开口245、第六开口246内形成导电结构270。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作一个种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。